LVDS原理及設計指南--以及衍生的B-LVDS-M-LVDS--CML-LVPECL電平等
LVDS是一種低擺幅的差分信號技術，它使得信號能在差分PCB 線對或平衡電纜上以
幾百Mbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和低功耗。
IEEE 在兩個標準中對LVDS 信號進行了定義。ANSI/TIA/E IA -644 中，推薦最大速率為
655Mbps ，理論極限速率為1.923Mbps
一、LVDS組成
LVDS 信號傳輸一般由三部分組成：差分信號發送器，差分信號互聯器，差分信號接收器。
差分信號發送器：將非平衡傳輸的TTL 信號轉換成平衡傳輸的LVDS 信號。
差分信號接收器：將平衡傳輸的LVDS 信號轉換成非平衡傳輸的TTL 信號。
差分信號互聯器：包括聯接線（電纜或者PCB 走線），終端匹配電阻。按照IEEE 規定 ，電阻為100 歐。我們通常選擇為100 ，120 歐。
二、 LVDS信號電平特性 （電流驅動--電壓接收--共模電壓由0-2.4v直流偏置，典型為1.2v--差模電壓：350mv由驅動電流提供-）
LVDS 物理接口使用1.2V 偏置電壓作為基準（共模直流電壓），提供大約350mV 擺幅（差模電壓）。
LVDS 驅動器由一個驅動差分線對的電流源組成（通常電流為3.5mA），
LVD S 接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過10 0 Ω 的匹配電阻，並在接收器的輸入端產生大約350mV 的電壓。
電流源為恒流特性，終端電阻在100 ――120 歐姆之間，則電壓擺動幅度為：3.5mA * 100 = 350mV ；3.5mA * 120 = 420m V 。
由邏輯“0 ”電平變化到邏輯“1 ”電平是需要時間的。
由於LVDS 信號物理電平變化在0 。85――1 。55V 之間，其由邏輯“0”電平到邏輯“1 ”
電平變化的時間比TTL 電平要快得多，所以LVDS 更適合用來傳輸高速變化信號。其低壓
特點，功耗也低
三、抗幹擾性：
0--1電平表示：當輸出V+=350MA電流，V-=0ma電流--那麽輸出的為高電平（在接收端的匹配電阻轉換為電壓值350mv），反之為低電平
擺幅VOD=共模差值350MV
在實際線路傳輸中，
V+總電流=A(交流350MA)+D(直流1.2V/100=12MA)-----當然了，最主要的還是差模電壓的交流信號
V-總電流=A(交流 0MA)+D(直流1.2V/100=12MA)-----當然了，最主要的還是差模電壓的交流信號
差值--（在100歐姆上的電壓）=[（350+12）-（0+12）]*100=0.35*100=0.35v=350mv
線路存在幹擾，並且同時出現在差分線對上，
V+總電流=A(交流350MA)+D(直流1.2V/100=12MA) +G(幹擾8ma)-----當然了，最主要的還是差模電壓的交流信號
V-總電流=A(交流 0MA)+D(直流1.2V/100=12MA）+G(幹擾8ma)-----當然了，最主要的還是差模電壓的交流信號
差值--（在100歐姆上的電壓）=[（350+12+8）-（0+12+8）]*100=0.35*100=0.35v=350mv（由於幹擾是加在差分線上的所以相等抵消了）
噪聲被抑止掉。
上述可以形象理解差分方式抑止噪聲的能力。在實際芯片中，是在噪聲容限內，采
用“比較”及“量化”來處理的。
LVDS 接收器可以承受至少±1V 的驅動器與接收器之間的地的電壓變化。由於LVDS
驅動器典型的偏置電壓為+1.2V，地的電壓變化、驅動器偏置電壓以及輕度耦合到的噪聲之
和，在接收器的輸入端相對於接收器的地是共模電壓。這個共模範圍是：+0.2V～+2.2 V 。
建議接收器的輸入電壓範圍為：0V～+2.4V
四、耦合方式---AC(交流)--DC（直流）
直流耦合方式：---耦合電容---匹配電阻--
由於在接收器的輸入端相對於接收器的地是共模電壓。這個共模範圍是：+0.2V～+2.2 V
即：直流偏置電壓要求不高：+0.2V～+2.2 V都可以---
所以--可以直接使用源端的直流偏置電壓--即無論是高速低速--板間、板內-最好都使用直流耦合方式
但是當---幹擾很大的板間---直流偏置不在範圍內的則采用交流耦合
交流耦合方式：---耦合電容---匹配電阻--偏置電壓
（要加直流偏置電壓--V_BIAS,若芯片內部不提供直流偏置的話要在外面接成這個樣子，而不能只是簡單的匹配電阻了）
優點：
1、接收器的輸入波形將以偏置電壓V_BIAS為中心--這使得接收器件能在器件的最佳點工作---從而能減少抖動和改善性能
2、由於CML和LVPECL並非工業標準。因此對器件的閾值並不硬性規定。假設驅動器和接收器有可能來自不同的廠商，則交流耦合能xi
消除不同廠商的產品之間存在的任何閾值差異造成的影響
3、交流耦合能消除驅動器和接收器之間的任何直流偏置--因此，對於各種技術之間的轉換非常有效
4、可以防止連個板卡或兩個系統之間出現電位差
應用：總之----交流耦合一般出現在采樣信號速率高和CML與LVPECL器件的應用情形中
五、衍生差分信號---CML---LVPECL---M-LVDS----B_LVDS
| 工業標準 | 最高速率 | 輸出擺幅 | 功耗 | ||
| LVDS | TIA/EIA-644 | 3.125Gbps | 350MV | 低 | |
| LVPECL | 無 | 10 +Gbps | 800MV | 中高 | |
| CML | 無 | 10 +Gbps | 800MV | 中 | |
| M-LVDS | TIA/EIA-899 | 250Mbps | 550MV | 低 | |
| B-LVDS | 無 | 800Mbps | 550MV | 低 |
電流模式邏輯----Current-Mode Logic-------CML
低壓正發射機耦合邏輯----Low-Voltage Positive-Emitter-Coupled--LVPECL
以上兩個電平標準沒有正式規範化---個廠商之間的心能差異很大
各種電平速度比較
直流偏置電壓比較
功耗比較
六、LVDS-CML-LVPECL三種電平的轉換
CML
LVPECL
LVDS原理及設計指南--以及衍生的B-LVDS-M-LVDS--CML-LVPECL電平等