一個優秀的Layout，一塊好的板子，並不是隨便佈線連同就可以實現電路要求的，凡事都得謹慎，此處別處摘要，講述SDRAM類高速器件佈線規則：

如果你沒有訊號完整性的知識和對傳輸線的認識，恐怕你很難看懂，如果你看不懂，那麼請按這樣一個通用的基本法則做：

（1）DDR和主控晶片儘量靠近

（2）高速約束中設定所有訊號、時鐘線等長(最多允許50mils的冗餘)，所有訊號、時鐘線長度不超過1000mils

（3）儘量0過孔，元件層下面一定要有一個接地良好的地層，所有走線不能跨過地的分割槽，即從元件層透視地層看不到與訊號線交叉的地層分割線。

這樣的話200M的DDR基本上是沒有太大問題。其它的一些3W 20H法則就能做到儘量做到吧

時鐘訊號：以地平面為參考，給整個時鐘迴路的走線提供一個完整的地平面，給迴路電流提供一個低阻抗的路徑。由於是差分時鐘訊號，在走線前應預先設計好線寬線距，計算好差分阻抗，再按照這種約束來進行佈線。所有的DDR差分時鐘訊號都必須在關鍵平面上走線，儘量避免層到層的轉換。線寬和差分間距需要參考DDR控制器的實施細則，訊號線的單線阻抗應控制在50～60 Ω，差分阻抗控制在100～120 Ω。時鐘訊號到其他訊號應保持在20 mil*以上的距離來防止對其他訊號的干擾。蛇形走線的間距不應小於20 mil。串聯終端電阻RS值在15～33Ω，可選的並聯終端電阻RT值在25～68 Ω，具體設定的阻值還是應該依據訊號完整性模擬的結果。

資料訊號組：以地平面為參考，給訊號迴路提供完整的地平面。特徵阻抗控制在50～60 Ω。線寬要求參考實施細則。與其他非DDR訊號間距至少隔離20 mil。長度匹配按位元組通道為單位進行設定，每位元組通道內資料訊號DQ、資料選通DQS和資料遮蔽訊號DM長度差應控制在±25 mil內(非常重要)，不同位元組通道的訊號長度差應控制在1 000 mil內。與相匹配的DM和DQS串聯匹配電阻RS值為0～33 Ω，並聯匹配終端電阻RT值為25～68Ω。如果使用電阻排的方式匹配，則資料電阻排內不應有其他DDR訊號。

地址和命令訊號組：保持完整的地和電源平面。特徵阻抗控制在50～60 Ω。訊號線寬參考具體設計實施細則。訊號組與其他非DDR訊號間距至少保持在20 mil以上。組內訊號應該與DDR時鐘線長度匹配，差距至少控制在25 mil內。串聯匹配電阻RS值為O～33 Ω，並聯匹配電阻RT值應該在25～68 Ω。本組內的訊號不要和資料訊號組在同一個電阻排內。

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控制訊號組：控制訊號組的訊號最少，只有時鐘使能和片選兩種訊號。仍需要有一個完整的地平面和電源平面作參考。串聯匹配電阻RS值為O～33 Ω，並聯匹配終端電阻RT值為25～68 Ω。為了防止串擾，本組內訊號同樣也不能和資料訊號在同一個電阻排內。