Altium Designer——USB訊號線佈線經驗教訓——應使用差分佈線

前言

通用序列匯流排（英語：Universal Serial Bus，縮寫：USB）是一種快速、雙向、同步傳輸、廉價、方便使用的可熱拔插的序列介面。由於資料傳輸快，介面方便，支援熱插拔等優點使，被廣泛地應用於個人計算機和移動裝置等資訊通訊產品。

但對於我這種還在學習的硬體新手來說，在USB應用中遇到了很多困擾，之前畫的一個usb的PCB板裝配完之後USB接口出現各種問題。比如通訊不穩定或是時不時莫名其妙出現電磁干擾，但是一直都未找到干擾的來源，檢查原理圖和焊接都無問題，這個時候我就懷疑也許是PCB設計不合理。

查資料得知，USB協議定義由兩根差分訊號線（D+、D-）傳輸數字訊號，若要USB裝置工作穩定差分訊號線就必須嚴格按照差分訊號的規則來佈局佈線。而我之前完全不知道這回事，就只是把線連通就完事了。經過這次教訓才知道PCB佈線不是簡單的把各條線布通就行了，對於有一定要求的訊號線來說，要考慮很多方面的因素，比如線寬引起的阻抗變化，訊號完整性，數位電路與類比電路混合時共地的處理，電源與地線之間佈線的處理，佈線拐角的處理，阻抗匹配問題，去耦電容的數量等。網上一查“PCB佈線要注意的問題”就看到了很多注意事項。

什麼是差分訊號？

何為差分訊號？通俗地說，就是驅動端傳送兩個等值、反相的訊號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分訊號的那一對走線就稱為差分走線。

差分傳輸是一種訊號傳輸的技術，區別於傳統的一根訊號線一根地線的做法，差分傳輸在這兩根線上都傳輸訊號，這兩個訊號的振幅相同，相位相反。在這兩根線上的傳輸的訊號就是差分訊號。訊號接收端比較這兩個電壓的差值來判斷髮送端傳送的邏輯狀態。 在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。

一般型別有： USB、乙太網、PCIE、SATA、RS485、RS422、HDMI、LVDS

常用對有：+/- PM/PN TXN/TXP

差分訊號與單端走線的比較

差分訊號與傳統的一根訊號線一根地線（即單端訊號）走線的做法相比，其優缺點分別是：

優點：

• 抗干擾能力強。干擾噪聲一般會等值、同時的被載入到兩根訊號線上，而其差值為0，即噪聲對訊號的邏輯意義不產生影響。
• 能有效抑制電磁干擾（EMI）。由於兩根線靠得很近且訊號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的訊號極性相反，其電磁場將相互抵消。因此對外界的電磁干擾也小。
• 時序定位準確。差分訊號的接收端是兩根線上的訊號幅值之差發生正負跳變的點，作為判斷邏輯0/1跳變的點的。而普通單端訊號以閾值電壓作為訊號邏輯0/1的跳變點，受閾值電壓與訊號幅值電壓之比的影響較大，不適合低幅度的訊號。

缺點：

• 若電路板的面積非常吃緊，單端訊號可以只有一根訊號線，地線走地平面，而差分訊號一定要走兩根等長、等寬、緊密靠近、且在同一層面的線。這樣的情況常常發生在晶片的管腳間距很小，以至於只能穿過一根走線的情況下。

USB2.0介面差分訊號線佈線設計

USB2.0協議定義由兩根差分訊號線(D 、D-)傳輸高速數字訊號，最高的傳輸速率為480 Mbps。差分訊號線上的差分電壓為400mV，理想的差分阻抗(Zdiff)為90(1±O．1)Ω。在設計PCB 板時，控制差分訊號線的差分阻抗對高速數字訊號的完整性是非常重要的，因為差分阻抗影響差分訊號的眼圖、訊號頻寬、訊號抖動和訊號線上的干擾電壓。由於不同軟體測量存在一定偏差，所以一般我們都是要求控制在80Ω至100Ω間。

差分線由兩根平行繪製在PCB 板表層(頂層或底層)發生邊緣耦合效應的微帶線(Microstrip)組成的，其阻抗由兩根微帶線的阻抗及其和決定，而微帶線的阻抗(Zo)由微帶線線寬(W)、微帶線走線的銅皮厚度(T)、微帶線到最近參考平面的距離(H)以及PCB 板材料的介電常數(Er)決定，其計算公式為：Zo={87/sqrt(Er 1.41)]}ln[5.98H/(0.8WT)]。影響差分線阻抗的主要引數為微帶線阻抗和兩根微帶線的線間距(S)。當兩根微帶線的線間距增加時，差分線的耦合效應減弱，差分阻抗增大；線間距減少時，差分線的耦合效應增強，差分阻抗減小。差分線阻抗的計算公式為：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微帶線和差分線的計算公式在O．1<W／H<2．0 以及0．2<S／H<3．0 的情況下成立。

為了獲得比較理想的訊號質量和傳輸特性，高速USB2.0裝置要求PCB板的疊層數至少為4層，可以選擇的疊層方案為：頂層(訊號層)、地層、電源層和底層(訊號層)。不推薦在中間層走訊號線，以免分割地層和電源層的完整性。普通PCB 板的板厚為1.6 mm，訊號層上的差分線到最近參考平面的距離H大約為11mil，走線的銅皮厚度T大約為O.65mil，填充材料一般為FR-4，介電常數Er為4.2。在H、T 和Er已確定的條件下，由差分線2D阻抗模型以及微帶線和差分線阻抗計算公式可以得到合適的線寬W和線間距S。當W=16mil，S=7mil 時，Zdiff=87Ω。但通過上述公式來推導合適的走線尺寸的計算過程比較複雜，藉助PCB 阻抗控制設計軟體Polar 可以很方便的得到合適的結果，由Polar可以得到當W=11mil，S=5mil時，Zdiff=92.2Ω。

在繪製USB2.0裝置介面差分線時，應注意以下幾點要求：

1、USB2.0晶片放置在離地層最近的訊號層，並儘量靠近USB插座，縮短差分線走線距離。
2、差分線上不應加磁珠或者電容等濾波措施，否則會嚴重影響差分線的阻抗。
3、如果USB2.0介面晶片需串聯端電阻或者D線接上拉電阻時，務必將這些電阻儘可能的靠近晶片放置。
4、將USB2.0差分訊號線布在離地層最近的訊號層。
5、優先繪製差分線，在繪製PCB板上其他訊號線之前，應完成USB2.0差分線和其他差分線的佈線。
6、保持USB2.0差分線下端地層完整性，如果分割差分線下端的地層，會造成差分線阻抗的不連續性，並會增加外部噪聲對差分線的影響。
7、在USB2.0差分線的佈線過程中，應避免在差分線上放置過孔(via)，過孔會造成差分線阻抗失調。如果必須要通過放置過孔才能完成差分線的佈線，那麼應儘量使用小尺寸的過孔，並且上下或者左右對稱擺放，並保持USB2.0差分線在一個訊號層上。
8、保證差分線的線間距在走線過程中的一致性，使用Cadence繪圖時可以用shove保證，但在使用Protel 繪圖時要特別注意。如果在走線過程中差分線的間距發生改變，會造成差分線阻抗的不連續性。
9、對稱平行走線，這樣能保證兩根線緊耦合，使用45°彎角或圓弧彎角來代替90°彎角，並儘量在差分線周圍的150mil 範圍內不要走其他的訊號線，特別是邊沿比較陡峭的數字訊號線更加要注意其走線不能影響USB差分線。
10、差分線要儘量等長，如果兩根線長度相差較大時，可以繪製蛇行線增加短線長度。
11、由於管腳分佈、過孔、以及走線空間等因素存在使得差分線長易不匹配，而線長一旦不匹配，時序會發生偏移，還會引入共模干擾，降低訊號質量。所以，相應的要對差分對不匹配的情況作出補償，使其線長匹配，長度差通常控制在5mil以內，補償原則是哪裡出現長度差補償哪裡。
12、為了減少串擾，在空間允許的情況下，其他訊號網路及地離差分線的間距至少20mil(20mil是經驗值)，覆地與差分線的距離過近將對差分線的阻抗產生影響。

USB2.0匯流排介面端電源線和地線設計

USB介面有5個端點，分別為：USB 電源(VBUS)、D-、D+、訊號地(GND)和保護地(SHIELD)。除了D+、D-差分訊號設計，USB匯流排電源、訊號地和保護地的設計對USB系統的正常工作同樣重要。

USB電源線電壓為5V，提供的最大電流為500mA，應將電源線佈置在靠近電源層的訊號層上，而不是佈置在與USB差分線所在的相同層上，線寬應在30mil以上，以減少它對差分訊號線的干擾。現在很多廠家的USB從控制晶片工作電壓為3.3V，當其工作在匯流排供電模式時，需要3.3-5V的電源轉換晶片，電源轉換晶片的輸出端應儘量靠近USB晶片的電壓輸入端，並且電源轉換晶片的輸入和輸出端都應加大容量電容並聯小容量電容進行濾波。當USB從控制晶片工作在自供電的模式時，USB電源線可以串聯一個大電阻接到地。

USB介面的訊號地應與PCB板上的訊號地接觸良好，保護地可以放置在PCB 板的任何一層上，它和訊號地分割開，兩個地之間可以用一個大電阻並聯一個耐壓值較高的電容，保護地和訊號地之間的間距不應小於25mil，以減少兩個地之間的邊緣耦合作用。保護地不要大面積覆銅，一根100mli寬度的銅箔線就已能滿足保護地的功能需要了。

在繪製USB電源線、訊號地和保護地時，應注意以下幾點：

1、USB插座的1、2、3、4 腳應在訊號地的包圍範圍內，而不是在保護地的包圍範圍內。
2、USB差分訊號線和其他訊號線在走線的時候不應與保護地層出現交疊。
3、電源層和訊號地層在覆銅的時候要注意不應與保護地層出現交疊。
4、電源層要比訊號地層內縮20D，D 為電源層與訊號地層之間的距離。
5、如果差分線所在層的訊號地需要大面積覆銅，注意訊號地與差分線之間要保證35mil以上的間距，以免覆銅後降低差分線的阻抗。
6、在其他訊號層可以放置一些具有訊號地屬性的過孔，增加訊號地的連線性，縮簡訊號電流回流路徑。
7、在USB匯流排的電源線和PCB板的電源線上，可以加磁珠增加電源的抗干擾能力。

USB2.0其他訊號的拓撲結構設計

USB2.0提供高達480Mbps的傳輸速率，因此晶片需要外接一個較高頻率的晶振，例如Cypress公司的CY7C68013需要外接1個24MHz的晶振。晶振應儘量靠近USB晶片的時鐘輸入腳，時鐘線不能跨越USB2.0的差分線，晶振下不要佈置任何訊號線，並且在時鐘線周圍應覆有完整的訊號地，以降低時鐘線對其他訊號線的干擾，特別是對差分線的干擾。在繪製USB晶片與其他晶片相連的資料線時，應保證線間距不小於8mil。
按EMC、EMI原理和訊號完整性要求設計的USB2.0裝置PCB板，傳輸速率可以達到300Mbps以上。高速數字訊號傳輸PCB板設計是一個比較複雜的領域，對設計人員的要求比較高，設計週期也比較長。

一些 差分線的 線距 和 線寬

• USB佈線規則。要求USB訊號差分走線，線寬10mil，線距6mil，地線和訊號線距6mil;

• LVDS佈線規則。要求LVDS訊號差分走線，線寬7mil，線距6mil，目的是控制HDMI的差分訊號對阻抗為100±15%歐姆;

• HDMI佈線規則。要求HDMI訊號差分走線，線寬10mil，線距6mil，每兩組HDMI差分訊號對的間距超過20mil;

• DDR佈線規則。DDR1走線要求訊號儘量不走過孔，訊號線等寬，線與線等距，走線必須滿足2W原則，以減少訊號間的串擾，對DDR2及以上的高速器件，還要求高頻資料走線等長，以保證訊號的阻抗匹配。保持訊號傳輸的完整性，防止由於地線分割引起的“地彈現象”。

參考資料