高速ADC有如此多電源域的原因
作者：Umesh Jayamohan
在取樣速率和可用頻寬方面，當今的射頻模數轉換器(RF ADC)已有長足的發展。其中還納入了大量數字處理功能，電源方面的複雜性也有提高。那麼，當今的RF ADC為什麼有如此多不同的電源軌和電源域？
為了解電源域和電源的增長情況，我們需要追溯ADC的歷史脈絡。早在ADC不過爾爾的時候，取樣速度很慢，大約在數十MHz內，而數字內容很少，幾乎不存在。電路的數字部分主要涉及如何將資料傳輸到數字接收邏輯——專用積體電路(ASIC)或現場可程式設計門陣列(FPGA)。用於製造這些電路的工藝節點幾何尺寸較大，約在180 nm或更大。使用單電壓軌(1.8 V )和兩個不同的域（AVDD和DVDD，分別用於模擬域和數字域），便可獲得足夠好的效能。
隨著矽處理技術的改進，電晶體的幾何尺寸不斷減小，意味著每mm2面積上可以容納更多的電晶體（即特徵）。但是，人們仍然希望ADC實現與其前一代器件相同（或更好）的效能。現在，ADC的設計採取了多層面方法，其中：
取樣速度和模擬頻寬必須得到改善
效能必須與前一代相同或更好
納入更多片內數字處理功能來輔助數字接收邏輯
下面將進一步討論上述各方面特性以及它們對晶片設計構成怎樣的挑戰。
需要高速度在CMOS技術中，提高速度（頻寬）的最普遍方法是讓電晶體幾何尺寸變小。使用更精細的CMOS電晶體可降低寄生效應，從而有助於提高電晶體的速度。電晶體速度越快，則頻寬越寬。數位電路的功耗與開關速度有直接關係，與電源電壓則是平方關係，如下式所示：
其中：
P為功耗
CLD 為負載電容
V 為電源電壓
fSW 為開關頻率
幾何尺寸越小，電路設計人員能實現的電路速度就越快，而每MHz每個電晶體的功耗與上一代相同。以 AD9680 和 AD9695為例，二者分別採用65 nm和28 nm CMOS技術設計而成。在1.25 GSPS和1.3GSPS時，AD9680和AD9695的功耗分別為3.7 W和1.6 W。這表明，架構大致相同時，採用28 nm工藝製造的電路功耗比採用65 nm工藝製造的相同電路的功耗要低一半。因此，在消耗相同功率的情況下，28 nm工藝電路的執行速度可以是65 nm工藝電路的一倍。AD9208很好地說明了這一點。
裕量最重要對更寬取樣頻寬的需求促使業界採用更精細的幾何尺寸，不過對資料轉換器效能（如噪聲和線性度）的期望仍然存在。這對模擬設計提出了獨特的挑戰。轉向更小几何尺寸的一個不希望出現的結果是電源電壓降低，這使得開發類比電路以工作在高取樣速率並保持相同的噪聲/線性度效能所需的裕量大大降低。為了克服這一限制，電路設計有不同的電壓軌以提供所需的噪聲和線性度效能。例如在A D9208中，0.975 V電源為需要快速切換的電路供電。這包括比較器和其他相關電路，以及數字和驅動器輸出。1.9 V電源為基準電壓和其他偏置電路供電。2.5 V電源為輸入緩衝器供電，而要在高模擬頻率下工作，裕量必須很高。沒有必要為緩衝器提供2.5 V電源，它也可以工作在1.9 V。電壓軌的降低會導致線性度效能下降。數位電路不需要裕量，因為最重要的引數是速度。所以，數位電路通常以最低電源電壓執行，以獲取CMOS開關速度和功耗的優勢。這在新一代ADC中很明顯，最低電壓軌已降低至0.975 V。下面的表1列出了若干代的一些常見ADC。
表1：產品比較
| 產品 | 取樣速率(MSPS) | 工藝節點 (nm) | 電壓軌(V) | 域 |
| AD9467 | 250 | 180 | 1.8, 3.3 | AVDD1, AVDD2, AVDD3, DRVDD |
| AD9625 | 2500 | 65 | 1.3, 2.5 | AVDD1, AVDD2, DRVDD1, DRVDD2, DVDD1, DVDD2, DVDDIO, SPI_VDDIO |
| AD9208 | 3000 | 28 | 0.975, 1.9, 2.5 | AVDD1, AVDD2, AVDD3, AVDD1_SR, DVDD, DRVDD1, DRVDD2, SPIVDD |
隨著業界轉向深亞微米技術和高速開關電路，功能整合度也在提高。以 AD9467 和A D9208為例，AD9467採用180 nm BiCMOS工藝，而AD9208採用28 nm CMOS工藝。當然，AD9467的噪聲密度約為-157 dBF S/Hz，而AD9208的噪聲密度約為-152 dBF S/Hz。 但是，如果拿資料手冊做一個簡單的計算，取總功耗（每通道）並將其除以解析度和取樣速率，就可以看到A D9467的功耗約為330μW/位/MSPS，而AD9208僅為40μW/位/MSPS。與AD9467相比，AD9208具有更高的取樣速率（3 GSPS對250 MSPS）和高得多的輸入頻寬（9 GHz對0.9 GHz），並且集成了更多數字特性。A D9208可以完成所有這些工作，每位每MSPS的功耗只有大約1/8。每位每MSPS的功耗不是工業標準指標，其在本例中的作用是突出ADC設計中使用更小尺寸工藝的好處。當超快電路在非常近的距離內執行時，各個模組之間總會存在耦合或震顫的風險。為了改善隔離，設計者必須考慮各種耦合機制。最明顯的機制是通過共享電源域。如果電源域儘可能遠離電路，那麼共享同一電壓軌（AD9208為0.975 V）的數位電路和類比電路發生震顫的可能性將非常小。在矽片中，電源已被分開，接地也是如此。封裝設計繼續貫徹了這種隔離電源域處理。由此所得的同一封裝內不同電源域和地的劃分，如表2所示，其以AD9208為例。
表2：AD9208電源域和接地域
| 電壓域 | 電壓軌 (V) | 說明 |
| AVDD1 | 0.975 | 模擬電源 |
| AVDD1_SR | 0.975 | SYSREF的模擬電源 |
| AVDD2 | 1.9 | 模擬電源 |
| AVDD3 | 2.5 | 模擬電源 |
| DVDD | 0.975 | 數字電源 |
| DRVDD1 | 0.975 | 數字驅動器電源 |
| DRVDD2 | 1.9 | 數字驅動器電源 |
| SPIVDD | 1.9 | SPI的模擬電源 |
| AGND | — | AVDD1、AVDD1_SR、AVDD2和AVDD3的模擬接地迴路 |
| AGND1 | — | 時鐘域的接地基準 |
| AGND2 | — | SYSREF±接地基準 |
| AGND3 | — | 隔離地；晶片上模擬域和數字域之間的隔離柵 |
| DGND | — | DVDD和SPIVDD的數字接地迴路 |
| DRGND | — | DRVDD1和DRVDD2的數字驅動器接地迴路 |
顯示AD9208各不同域的引腳排列圖如圖1所示。
圖1. AD9208引腳配置（頂檢視）
這可能會讓系統設計人員驚慌失措。乍一看，資料手冊給人的印象是這些域需要分開處理以優化系統性能。
看不到盡頭？情況並不像看起來那麼可怕。資料手冊的目的僅僅是喚起人們對各種敏感域的關注，讓系統設計人員可以關注PDN（電源輸送網路）設計，對其進行適當的劃分。共享相同供電軌的大多數電源域和接地域可以合併，因此PDN可以簡化。這導致BOM（物料清單）和佈局得以簡化。根據設計約束，圖2和圖3顯示了AD9208的兩種PDN設計方法。
圖2. AD9208引腳配置（頂檢視）
圖3. AD9208 PDN，DC-DC轉換器為所有域供電
通過充分濾波和佈局分離，各個域可以合理佈置，使得ADC效能最大化，同時降低BOM和PDN複雜性。各接地域採用開爾文連線方法也會改善隔離。從網表角度來看，仍然只有一個GND網。電路板可以劃分為不同接地域以提供充分的隔離。在AD9208的評估板AD9208-3000EBZ中，不同接地分割槽在第9層上形成開爾文連線。圖4所示為10層PCB（印刷電路板）AD9208-3000EBZ的橫截面，其顯示了不同GND連線。
圖4. AD9208下方的AD9208-3000 EBZ PCB橫截面
所以，這不是世界末日？絕對不是。僅僅因為AD9208資料手冊顯示了所有這些域，並不意味著它們在系統板上必須全部分離。瞭解系統性能目標和ADC目標效能對優化ADC的PDN起著重要作用。在電路板上使用智慧分割槽以減少不必要的接地迴路，是將各個域之間的串擾降到最低的關鍵。適當地共享電源域，同時滿足隔離要求，將能簡化PDN和BOM。
作者簡介
Umesh Jayamohan是ADI公司高速轉換器部門（位於北卡羅來納州格林斯博羅）的應用工程師，於2010年加入ADI公司。Umesh於1998年獲得印度喀拉拉大學電氣工程學士學位，於2002年獲得美國亞利桑那州立大學電氣工程碩士學位。
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