Intel Core & Enhanced Core微架構(15)
阿新 • • 發佈：2019-01-06
Intel® Advanced Smart Cache
為了支援單基模上的雙處理器核，Intel Core微架構提供了許多優化特性。兩個核共享一個二級快取和匯流排介面單元，下圖中綠色部分標出。本節講述Intel高階智慧快取的元件。
下表詳細的列出了Intel Core微架構上快取記憶體的引數。利用 CPUID指令可以枚舉出處理器的快取記憶體的詳細層級結構標識。
表：Intel Core微架構的快取記憶體引數
| Level |
Capacity (Bytes) |
Associativity (ways) |
Line Size (bytes) |
latency (clocks) |
Throughput (clocks) |
Write Update Policy |
| L1D (data) |
32K |
8 |
64 |
3 |
1 |
Writeback |
| L1I (code) |
32K |
8 |
N/A |
N/A |
N/A |
N/A |
| L21(shared) |
2,4M |
8 or 16 |
64 |
142 |
2 |
Writeback |
| L23(shared) |
3,6M |
12 or 24 |
64 |
152 |
2 |
Writeback |
| L34 |
8,12,16M |
16 |
64 |
~110 |
12 |
Writeback |
注1：Intel Core微架構，CPUID標識 DisplayFamily_DisplayModel=06_0FH
注2：軟體可感知到的延遲根據訪問模式和其他因素會產生變化。
注3：Enhanced Intel Core微架構，CPUID標識DisplayFamily_DisplayModel=06_17H或06_1DH
注4：Enhanced Intel Core微架構，CPUID標識DisplayFamily_DisplayModel=06_1DH