FPGA常見的警告以及處理方法
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1.Found clock-sensitive change during active clock edge at time on register ""
原因: vector source file 中時鐘敏感訊號(如:資料,允許端,清零,同步載入等)在時鐘的邊緣同時變化。而時鐘敏感訊號是不能在時鐘邊沿變化的。其後果為導致結果不正確。
措施:編輯 vector source file
2.Verilog HDL assignment warning at : truncated value with size to match size of target (
原因 : 在 HDL設計中對目標的位數進行了設定 , 如:reg[4:0] a; 而預設為 32 位, 將位數裁定到合適的大小
措施 : 如果結果正確 , 無須加以修正 , 如果不想看到這個警告 , 可以改變設定的位數
3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因 : 經過綜合器優化後,輸出埠已經不起作用了
4.Following 9 pins have nothing, GND, or VCCdriving datain port -- changes to this connectivity may change fitting results
原因 : 第 9 腳,空或接地或接上了電源
措施 : 有時候定義了輸出埠,但輸出端直接賦‘0’,便會被接地,賦‘1’接電源。如果你的設計中這些埠就是這樣用的,那便可以不理會這些 warning
5.Found pins functioning as undefined clocks and/or memory enables
原因 : 是你作為時鐘的 PIN 沒有約束資訊。可以對相應的 PIN 做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用,比如 flip-flop 的 clk 管腳,而此管腳沒有時鐘約束,因此 QuartusII 把
“clk ”作為未定義的時鐘。
措施 : 如果 clk 不是時鐘,可以加“ not clock ”的約束;如果是,可以在 clock setting
當中加入;在某些對時鐘要求不很高的情況下,可以忽略此警告或在這裡修改:Assignments>Timing analysis settings...>Individual clocks...>...
注 意 在 Applies to node 中只用選擇時鐘引腳一項即可, required fmax 一般比所要求頻率高 5%即可,無須太緊或太鬆。
6.Timing characteristics of device EPM570T144C5 are preliminary
原因 : 因為 MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的 , 要 等 Service Pack
措施 : 隻影響 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施 : 將 setting 中 的 timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency 中 的 on 改 成 OFF
8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因 : 違反了steup/hold時間,應該是後模擬, 看看波形設定是否和時鐘沿符合steup/hold
時間
措施 : 在中間加個暫存器可能可以解決問題
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因 : 時鐘抖動大於資料延時, 當時鍾很快, 而 if 等類的層次過多就會出現這種問題, 但這個問題多是在器件的最高頻率中才會出現
措施: setting-->timing Requirements&Options-->Default required fmax 改小一些,如改 到 50MHZ
10.Design contains input pin(s) that do not drive logic
原因 : 輸入引腳沒有驅動邏輯 ( 驅動其他引腳) , 所有的輸入引腳需要有輸入邏輯措施 : 如果這種情況是故意的 , 無須理會 , 如果非故意 , 輸入邏輯驅動 .
11.Warning :Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因: FF 中輸入的 PLS 的保持時間過短措施:在 FF 中設定較高的時鐘頻率
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因 : 如果你用的 CPLD 只有一組全域性時鐘時,用全域性時鐘分頻產生的另一個時鐘在佈線中當作訊號處理, 不能保證低的時鐘歪斜 (SKEW)。會造成在這個時鐘上工作的時序電路不可靠, 甚至每次佈線產生的問題都不一樣。
措施 : 如果用有兩組以上全域性時鐘的 FPGA 晶片,可以把第二個全域性時鐘作為另一個時鐘用,可以解決這個問題。
13.Critical Warning: Timing requirements were not met. See Report window for details.
原因:時序要求未滿足,
措施:雙擊 Compilation Report-->Time Analyzer--> 紅色部分(如 clock setup:'clk' 等)
--> 左鍵單擊 list path, 檢視 fmax 的 SLACK REPORT再根據提示解決 , 有可能是程式的演算法問題或 fmax 設定問題
14.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:這個時因為你的波形模擬檔案( vector source file )中並沒有把所有的輸入訊號
(input pin) 加進去,對於每一個輸入都需要有激勵源的
15.Can't achieve minimum setup and hold requirement along path(s). See Report window for details.
原因:時序分析發現一定數量的路徑違背了最小的建立和保持時間,與時鐘歪斜有關 , 一般是由於多時鐘引起的
措施:利用 Compilation Report-->Time Analyzer--> 紅色部分(如 clock hold:'clk' 等),在 slack 中觀察是 hold time 為負值還是 setup time 為負值,然後在:Assignment-->Assignment Editor-->To 中增加時鐘名 (from node finder) ,Assignment Name中增加和多時鐘有關的 Multicycle 和 Multicycle Hold 選項,如 hold time 為負,可使 Multicycle hold 的值 >multicycle, 如設為 2 和 1。
16: Can't analyze file -- file E://quartusii/*/*.v is missing
原因:試圖編譯一個不存在的檔案,該檔案可能被改名或者刪除了措施:不管他,沒什麼影響
17.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:因為你的波形模擬檔案( vector source file )中並沒有把所有的輸入訊號 (input
pin) 加進去,對於每一個輸入都需要有激勵源的
18.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
原因:模組的名字和 project 的名字重名了 措施:把兩個名字之一改一下,一般改模組的名字
19.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因:模組不是在本專案生成的,而是直接 copy 了別的專案的原理圖和源程式而生成的, 而不是用 QUARTUS將檔案新增進本專案
措施:無須理會,不影響使用
20.Timing characteristics of device are preliminary
原因:目前版本的 QuartusII 只對該器件提供初步的時序特徵分析
措施: 如果堅持用目前的器件, 無須理會該警告。 關於進一步的時序特徵分析會在後續版本的 Quartus 得到完善。
21.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因:用 analyze_latches_as_synchronous_elements setting 可 以 讓 Quaruts II 來分析同步鎖存,但目前的器件不支援這個特性
措施: 無須理會。 時序分析可能將鎖存器分析成迴路。 但並不一定分析正確。 其後果可能會導致顯示提醒使用者:改變設計來消除鎖存器 , 但實際其實無關緊要
22.Warning:Found xx output pins without output pin load capacitance assignment
原因:沒有給輸出管教指定負載電容
解決方法:該功能用於估算 TCO和功耗,可以不理會,也可以在 Assignment Editor 中為相應的輸出管腳指定負載電容,以消除警告
QuartusII FPGA 部分錯誤集錦
1)QuartusII 對程式碼進行時序模擬時出現 Error: Can't continue timing simulation because delay annotation information for design is missing.
原因: 如果只需要進行功能模擬, 不全編譯也是可以進行下去的, 但時序模擬就必須進行全編譯(即工具欄上的紫色實心三角符號那項)。
全模擬包括四個模組:綜合器( Synthesis )、電路裝配器( Fitter )、組裝器( Assember)和時序分析器( Timing Analyzer ),任務窗格中會有成功標誌(對號)。
2)在下載執行的時候,出現下面的錯誤:
Warning: The JTAGcable you are using is not supported for Nios II systems.
You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B.
在執行之前已經將 .sof 檔案下載到開發板上面了,但是依然出現上面的問題。
解決:在配置的時候,在 run 之後,進行配置,選擇 target connection ,在最後一項: NIOS II Terminal Communication Device 中,要選擇 none(不要是Jtag_uart )如果採用 USB Blaster ,可以選擇 Jtag_uart 。
之後再 run 就 ok 了!
3)Error: Can't compile duplicate declarations of entity "count3" into library "work"
此錯誤一般是原理圖檔案的名字和圖中一個器件的名字重複所致, 所以更改原理圖檔案的名字儲存即可。
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