實驗內容：

     1. 設計一個自動售飲料機的控制邏輯電路。

     該機器有一個投幣口，每次只能投入1枚1元或5角的硬幣。

當投入了1元5角的硬幣，機器自動給出1杯飲料。當投入了2元的硬幣，機器在自動給出1杯飲料時，還找回1枚5角的硬幣。

    確定輸入/輸出變數、電路的狀態並化簡，做出狀態轉換圖、狀態轉換表。

2. 在完成以上邏輯設計後，用VHDL程式設計並模擬。

自動售飲料機的控制邏輯電路設計

      取投幣訊號為輸入邏輯變數：令A=1表示投入1枚一元硬幣。B=1表示投入1枚五角硬幣。

邏輯抽象    輸出變數：Y=1表示給出一杯飲料。Z=1表示找回一枚五角的硬幣。

輸出： 所有的輸出情況為

YZ = 00、YZ = 10、YZ = 11 。

系統框圖：

         輸出飲料              輸出找零

輸入：當前投入的幣值，

AB = 00、金額為0；

AB = 01、金額為5角；AB = 10、金額為1元。

輸出：

設Z1 =1→   輸出飲料；

Z2 =1→輸出找零。所有的輸出情況為Z1Z2 = 00、Z1Z2 = 10、Z1Z2 = 11 。

分析：

       輸出飲料                       輸出找零

輸入：當前投入的幣值，

X1X2 = 00、金額為0；X1X2 = 01、金額為5角；X1X2 = 10、金額為1元。

狀態分析

狀態轉換圖

所有的輸出情況：

Z1Z2 = 00

Z1Z2 = 10

Z1Z2 = 11

設未投幣前電路的初始狀態為S0，狀態S1為已經投入五角硬幣，狀態S2為已經投入一元硬幣。

狀態轉換表

 1 library ieee;
 2 use ieee.std_logic_1164.all;
 3 entity sell_state is
 4 port( clk , rst : in std_logic;
 5              x   : in std_logic_vector(1 downto 0);
 6             y   : out std_logic_vector(1 downto
 
 0));
 7 end sell_state;
 8 architecture behave of sell_state is
 9 type states is (state0 , state1 , state2);
10 signal state : states;
11 begin
12     process(clk , rst , x)
13     begin
14         if rst = '1' then state <= state1; y <= "00";
15         elsif (clk'event and clk = '1') then
16             case state is
17                 when state0 =>
18                     if(x = "01") then state <= state1; y <= "00";
19                     elsif(x = "10") then state <= state2; y <= "00";
20                     else state <= state0; y <= "00";
21                     end if;
22                 when state1 =>
23                     if(x = "10") then state <= state0; y <= "10"; --rst <= '1';
24                     elsif(x = "01") then state <= state2; y <= "00";
25                     else state <= state1; y <= "00";
26                     end if;
27                 when state2 =>
28                     if(x = "10") then state <= state0; y <= "11"; --rst <= '1';
29                     elsif(x = "01") then state <= state0; y <= "10"; --rst <= '1';
30                     else state <= state2; y <= "00";
31                     end if;
32             end case;
33         end if;
34     end process;
35 end behave;