2.1 處理器

2.1.1 通用處理器——ARM

主流的通用處理器(GPP)多采用SoC（片上系統）的晶片設計方法，集成了各種功能模組，每一種功能都是有硬體描述語言設計程式，然後在SoC內由電流實現的。

中央處理器的體系結構可以分為兩類：

1.馮諾依曼結構。

程式指令儲存器和資料儲存器合併在一起的儲存器結構。程式指令儲存地址和資料儲存地址指向同一儲存器的不同物理位置，因此程式指令和資料的寬度相同。

2.哈弗結構。

程式指令和資料分開儲存，質量和資料可以有不同的資料寬度。此外，哈弗結構還採用了獨立的程式匯流排和資料匯流排，分別作為CPU和每個儲存器之間的專用通訊路徑，具有較高的執行效率。

3.改進的哈弗結構

兩條匯流排有程式儲存器和資料儲存器分時共用。使用用共用資料匯流排來完成程式儲存模組或資料儲存模組與CPU之間的資料傳輸，共用地址匯流排來定址程式和資料。

指令集角度來分，中央處理器有兩類：

1. RISC——精簡指令集計算機

儘量減少指令集、指令單週期執行，但是目的碼會更大。

2. CISC——複雜指令集計算機

增強指令的能力，減少目的碼的數量，但是指令複雜，指令週期長。

2.1.2 數字訊號處理器——DSP

針對通訊、影象、語音和視訊處理等領域的演算法而設計的。

分類：

1. 定點DSP

定點運算模擬浮點運算

2. 浮點DSP

硬體實現浮點運算，單週期完成。浮點運算處理程式高於定點DSP。

2.2 儲存器

分類：

只讀儲存器（ROM）、快閃記憶體（Flash）、隨機存取儲存器（RAM）、光/磁介質儲存器。

ROM：

ROM、可程式設計ROM（PROM）、可擦除可程式設計ROM（EPROM）和電可擦除可程式設計ROM（EEPROM）。

Flash：

NOR（或非）、NAND（與非）

NOR Flash和CPU的結構屬於典型的類SRAM介面，不需要額外的控制電流。特點是可晶片內執行（eXecute In Place, XIP）,程式可以在NOR內直接執行。

NAND Flash 和CPU的介面必須由相應的控制電路進行轉換，也可以通過地址線或GPIO產生NAND Flash介面的訊號。NAND Flash以塊方式進行訪問，不支援晶片內執行。

Flash的程式設計原理都是隻能將1寫成0，而不能將0寫成1.因此在Flash程式設計之前，必須將對應的塊擦除，擦除的過程就是把所有位寫成1的過程。塊內的所有位元組變為0xFF。

RAM：

靜態RAM（SRAM）、動態RAM（DRAM）。

2.3 介面與匯流排

2.3.1 串列埠

RS-232 、RS-422、RS-485都是序列資料介面標準。

2.3.2 iic

I2C（內建積體電路）匯流排是由Philips 公司開發的兩線式序列匯流排

2.3.3 spi

SPI（Serial Peripheral Interface，序列外設介面）匯流排系統是一種同步序列外設介面，它可以使CPU 與各種外圍裝置以序列方式進行通訊以交換資訊。

2.3.4 usb

USB（通用序列匯流排）是Intel、Microsoft 等廠商為解決計算機外設種類的日益增加與有限的主機板插槽和埠之間的矛盾而於1995 年提出的，它具有資料傳輸率高、易擴充套件、支援即插即用和熱插拔的優點，目前已得到廣泛應用。

2.3.5 乙太網介面

乙太網介面由MAC（乙太網媒體接入控制器）和PHY（物理介面收發器）組成。MAC 和PHY 之間採用MII（媒體獨立介面）連線。

2.3.6 pci和pci-e

PCI（外圍部件互連）是由Intel 於1991 年推出的一種區域性匯流排，作為一種通用的匯流排介面標準，它在目前的計算機系統中得到了非常廣泛應用。

2.3.7 sd和sdio

SD（Secure Digital）是一種關於Flash 儲存卡的標準，也就是一般常見的SD 記憶卡，在設計上與MMC（Multi-Media Card）保持了相容。SDHC（SD High Capacity）是大容量SD 卡，支援的最大容量為32GB。2009 年釋出的SDXC（SD eXtended Capacity）則支援最大2TB 大
小的容量。

SDIO（Secure Digital Input and Output Card，安全數字輸入輸出卡）在SD 標準的基礎上，定義了除儲存卡以外的外設介面。

eMMC（Embedded Multi Media Card）是當前移動裝置本地儲存的主流解決方案，目的在於簡化手機儲存器的設計。eMMC 就是NAND Flash、快閃記憶體控制晶片和標準介面封裝的集合，
它把NAND 和控制晶片直接封裝在一起成為一個多晶片封裝（Multi-Chip Package，MCP）晶片。

2.4 CPLD和FPGA

CPLD（複雜可程式設計邏輯器件）由完全可程式設計的與或門陣列以及巨集單元構成。

對於驅動工程師而言，我們只需要這樣看待CPLD 和FPGA ：如果它完成的是特定的介面和控制功能，我們就直接把它當成由很多邏輯閘（與、非、或、D 觸發器）組成的可完成
一系列時序邏輯和組合邏輯的ASIC ；如果它完成的是CPU 的功能，我們就直接把它當成CPU。

2.5 原理圖分析

2.6硬體時序分析

2.7 晶片手冊的閱讀方法

2.8儀器儀表的使用

萬用表、示波器、邏輯分析儀