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Verilog中可綜合與不可綜合的語句

阿新 • • 發佈：2019-01-12
 （1）所有綜合工具都支援的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
    （2）所有綜合工具都不支援的結構：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
    （3）
有些工具支援有些工具不支援的結構：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。 


建立可綜合模型的原則
    要保證Verilog HDL賦值語句的可綜合性，在建模時應注意以下要點：
    （1）不使用initial。
    （2）不使用#10。
    （3）不使用迴圈次數不確定的迴圈語句，如forever、while等。
    （4）不使用使用者自定義原語（UDP元件）。
    （5）儘量使用同步方式設計電路。
    （6）除非是關鍵路徑的設計，一般不採用呼叫門級元件來描述設計的方法，建議採用行為語句來完成設計。
    （7）用always過程塊描述組合邏輯，應在敏感訊號列表中列出所有的輸入訊號。
    （8）所有的內部暫存器都應該能夠被複位，在使用FPGA實現設計時，應儘量使用器件的全域性復位端作為系統總的復位。
    （9）對時序邏輯描述和建模，應儘量使用非阻塞賦值方式。對組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個過程塊中，最好不要同時用阻塞賦值和非阻塞賦值。
    （10）不能在一個以上的always過程塊中對同一個變數賦值。而對同一個賦值物件不能既使用阻塞式賦值，又使用非阻塞式賦值。
    （11）如果不打算把變數推導成鎖存器，那麼必須在if語句或case語句的所有條件分支中都對變數明確地賦值。
    （12）避免混合使用上升沿和下降沿觸發的觸發器。
    （13）同一個變數的賦值不能受多個時鐘控制，也不能受兩種不同的時鐘條件（或者不同的時鐘沿）控制。
    （14）避免在case語句的分支項中使用x值或z值。

不可綜合verilog語句2009-04-14 19:33

1、initial                     只能在test bench中使用，不能綜合。（我用ISE9.1綜合時，有的簡單的initial也可以綜合，不知道為什麼）2、events                      event在同步test bench時更有用，不能綜合。3、real                        
    不支援real資料型別的綜合。
4、time                            
    不支援time資料型別的綜合。
5、force 和release       

    不支援force和release的綜合。
6、assign 和deassign       
 不支援對reg 資料型別的assign或deassign進行綜合，支援對wire資料型別的assign或deassign進行綜合。
7、fork join                 
    不可綜合，可以使用非塊語句達到同樣的效果。
8、primitives                 
    支援門級原語的綜合，不支援非門級原語的綜合。
9、table                     
    不支援UDP 和table的綜合。
10、敏感列表裡同時帶有posedge和negedge
 如：always @(posedge clk or negedge clk) begin...end
    這個always塊不可綜合。
11、同一個reg變數被多個always塊驅動
12、延時
    以#開頭的延時不可綜合成硬體電路延時，綜合工具會忽略所有延時程式碼，但不會報錯。
 如：a=#10 b;
    這裡的#10是用於模擬時的延時，在綜合的時候綜合工具會忽略它。也就是說，在綜合的時候上式等同於a=b;
13、與X、Z的比較
可能會有人喜歡在條件表示式中把資料和X(或Z)進行比較，殊不知這是不可綜合的，綜合工具同樣會忽略。所以要確保訊號只有兩個狀態：0或1。
    如：
1 module synthesis_compare_xz (a,b);
2 output a;
3 input b;
4 reg a;
5   
6 always @ (b)
7 begin
8   if ((b == 1'bz) || (b == 1'bx)) begin
9     a = 1;
10   end else begin
11     a = 0;
12   end
13 end 
14   
15 endmodule

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