一、主要目的

1. 使用vivado 15.4 建立A7 FPGA工程
2. Verilog、約束等資原始檔的編寫及新增
3. 程式的模擬
4. 程式燒入固化

二、建立 A7 FPGA Vivado 工程

（1）選擇新建工程：

（2）專案名稱及儲存路徑

（3）選擇工程型別

在下面的對話方塊中預設選擇RTL Project, 因為我們這裡使用verilog行為描述語言來程式設計。下面的 Do not specify source at this time 的勾也可以打上。如果不打上，下一步會進入新增 source file 介面

（4）選擇FPGA型號

在接下來的對話方塊選擇所用的 FPGA 器件，以及進行一些配置。FPGA 晶片型號一定要跟開發板上的型號一致，首先在 Family 欄裡選擇 Artix-7, Speed grade 欄選擇-2, 在 Package欄選擇 fgg484, 然後在下面的列表中選擇 xc7a100tfgg484-2，單擊 NEXT 進入下一介面：

（5）再次確認一下板子型號有沒有選對, 沒有問題再點選“Finish”完成工程建立。

工程建立後如下圖所示：

三、新增資原始檔

1、新增並編寫按鍵的 verilog 程式碼

（1）新增verilog設計檔案

嚮導會提示您定義 I/O 的埠，這裡我們可以不定義，後面自己在程式中編寫就可以,單擊 OK完成。

這時在 Project Manager 介面下的 Design Sources 裡已經有了一個 led_test.v 檔案, 並且自動成為專案的頂層（Top）模組了。

（2）編寫verilog程式碼

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 		 
// Engineer: 		 
// 
// Create Date:    14:43:40 10/31/2015
// Design Name:    key_test 
// Module Name:    key_test 
// Project Name:   key_test 
// Target Devices: xc7a100tfgg484-2
// Tool versions:  vivado 2015.2
// Description:    按鍵測試程式
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
// 程式思路：迴圈監測 20ms延時再檢測 如果按鍵有效則點按鍵上方的燈1S 而後熄滅 返回迴圈監測
//////////////////////////////////////////////////////////////////////////////////
module KEY(
input  clk,reset,
input  [1:0]sw,
output [1:0]led
    );
	 

//狀態機狀態宣告
 localparam [1:0]
   FIRST_TEST    = 2'b00,
   SECOND_TEST   = 2'b01,
   LED_ON        = 2'b10;
	
//訊號宣告
reg [18:0]count1;//延時程式 1clk 約為42ns
reg [24:0]count2;
reg [1:0]led_reg,led_next;
reg [1:0]state_reg,state_next;

//FSMD狀態和資料暫存器
always @(posedge clk or negedge reset)
	if(!reset)
		begin
			state_reg <= FIRST_TEST;
			led_reg   <= 2'b00;
			count1    <= 19'd0;
			count2    <= 25'd0;
		end
	else
		begin
			state_reg <= state_next;
			led_reg  <= led_next;
			//第二次按鍵檢查
			if(state_next==SECOND_TEST)
				begin
				count1 <= count1 + 1'b1;
				end
			else
				begin
				count1 <= 19'd0;
				end
			//點燈延時1S
			if(state_next==LED_ON)
				begin
				count2 <= count2 + 1'b1;
				end
			else
				begin
				count2 <= 25'd0;
				end
		end
		
//按鍵點燈延時1S組合邏輯
 
[email protected]( * )
	begin
		state_next =  state_reg;
		led_next   =  led_reg;
		case(state_reg)
			FIRST_TEST://第一次按鍵檢測
				begin
					if(sw != 2'b11)
						begin
						state_next = SECOND_TEST;
						end
				end
			SECOND_TEST://延時20ms左右 作第二次按鍵檢測
				begin
				if(count1>19'd476190)
					begin
						if(sw == 2'b11)
							begin
							state_next = FIRST_TEST;
							end
						else
							begin
							state_next = LED_ON;
							led_next = ~sw;
							end
					end
				end
		   LED_ON://點燈延時1s左右 然後熄滅
				begin
					if(count2>25'd23809524)
						begin
						state_next = FIRST_TEST;
						led_next   = 2'b00;
						end
				end
		endcase
	end

//led輸出
assign led = (reset==1'b0)?2'b11:led_reg;	

//另一種簡單程式 直接連線到按鍵
//assign led = ~sw

endmodule
 

2、新增 XDC 管腳約束檔案

和 ISE 軟體不同， Vivado 使用的約束檔案格式為 xdc 檔案。xdc 檔案裡主要是完成管腳的約束,時鐘的約束, 以及組的約束。這裡我們需要對 led_test.v 程式中的輸入輸出埠分配到 FPGA的真實管腳上, 這需要準備一個 FPGA 的引腳繫結檔案.xdc 並新增到工程中。

（1）新增xdc約束檔案

這時在 Project Manager 介面下的 Constraints 目錄的 constrs_1 目錄下已經有了一個key.xdc 檔案。

（2）編寫約束檔案

雙擊開啟這個xdc 檔案，在這個檔案裡新增以下的引腳定義。

set_property IOSTANDARD LVCMOS15 [get_ports {sw[1]}]
set_property IOSTANDARD LVCMOS15 [get_ports {sw[0]}]
set_property PACKAGE_PIN Y7 [get_ports {sw[1]}]
set_property PACKAGE_PIN Y8 [get_ports {sw[0]}]
set_property PACKAGE_PIN W9 [get_ports {led[0]}]
set_property PACKAGE_PIN Y9 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS15 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS15 [get_ports {led[0]}]
set_property PACKAGE_PIN R17 [get_ports reset]
set_property PACKAGE_PIN Y18 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports reset]

下面來介紹一下最基本的 XDC 編寫的語法，普通 IO 口只需約束引腳號和電壓，

管腳約束如下：
set_property PACKAGE_PIN "引腳編號" [get_ports “埠名稱”]
電平訊號的約束如下：
set_property IOSTANDARD "電壓" [get_ports “埠名稱”]
這裡需要注意文字的大小寫，埠名稱是陣列的話用{ }刮起來，埠名稱必須和原始碼中的名字一致，且埠名字不能和關鍵字一樣。
時鐘埠還可以定義時鐘週期約束，差分時鐘只要定義和約束 P 腳的。比如我們在 XDC裡面定義了輸入的差分時鐘的時鐘週期為 5ns。 時鐘週期的約束方法如下：
create_clock -period "週期" [get_ports “埠名稱”]
這裡核心板上的 LED 燈，也就是程式中 led[2],是連線到 1.5V 電壓的 Bank，所以電壓這裡是 LVCMOS15。
完成後選擇選單 File->Save all files 儲存所有檔案。

四、編譯

（1）綜合

點選 Run Synthesis，即可開始綜合並生成網表文件：

（2）佈局佈線

綜合完成後，會彈出這樣一個提示小視窗。可以點這裡的 Run Implementation 來開始佈局佈線：

（3）生成bit檔案

設定生成bin檔案

生成key.bin和key.bit檔案用於下載。

（4）檢視資源使用情況

Bit 檔案生成完成後，我們可以開啟 Project Summary 頁面的 Table 來查看板子上實際資源的使用情況,因為我們這裡的 test 程式比較簡單，只用到了四個資源: LUT(查詢表）,FF(Flip Flop 暫存器）， IO（管腳）和 BUFG(時鐘 Buffer)。

五、程式碼的燒寫及固化

1、燒寫bit檔案

開啟硬體管理介面

接上下載器

2、燒寫bin檔案，固化到NOR

選擇flash型號

燒寫：

斷電選擇上電啟動方式，重新上電觀察現象。