【VHDL】VHDL設計n的全加器
1. 實驗任務
- 設計並實現一個n(n=8)的全加器
2. 如何實現
先設計出一個半加器
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder_1 IS PORT (A,B:IN STD_LOGIC; SO,CO:OUT STD_LOGIC); END ENTITY h_adder_1; ARCHITECTURE fh1 OF h_adder_1 IS BEGIN SO<=A XOR B; CO<=A AND B;--SO是數值位,CO是進位位 END ARCHITECTURE
接著設計出一位的全加器
運用原件例化語句,將設計好的半加器進行封裝後,根據真值表,進過卡諾圖化簡,得到全加器的組合邏輯,進而設計出全加器的組合電路。
--一位全加器 library ieee; use ieee.std_logic_1164.all; entity f_adder_1 is port(ain,bin,cin:in std_logic; cout,sum: out std_logic); end entity f_adder_1; architecture behav of f_adder_1 is component h_adder_1 port(A,B:in
其中的兩輸入或門可以呼叫系統元件庫也可以自己設計和封裝,或者通過畫圖的方式來實現,本人是通過程式設計的方式來實現的,即在相同的資料夾下,新建VHDL檔案,然後編寫或門。
--兩輸入或門 library ieee; use ieee.std_logic_1164.all; entity or2a is port (a,b :in std_logic; c: out std_logic); end entity or2a; architecture one of or2a is begin c<=a or b; end architecture one;
多位全加器的設計
library ieee; use ieee.std_logic_1164.all; entity f_adder_n is generic (n:integer :=8); port(q: out std_logic_vector(0 to n-1); a:in std_logic_vector(0 to n-1); b:in std_logic_vector(0 to n-1); in_1: in std_logic; cout_n:out std_logic); end entity f_adder_n; architecture behav of f_adder_n is component f_adder_1 port(ain,bin,cin:in std_logic; cout,sum: out std_logic); end component; signal cc:std_logic_vector(0 to n); begin --<=in_1; q_1:for i in 0 to n-1 generate f_adder: f_adder_1 port map (a(i),b(i),cc(i),cc(i+1),q(i)); end generate; cout_n<=cc(n); end architecture behav;
3. 實驗結果
- RTL
- 模擬圖
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