在quartus ii中，為了確保得到準確的靜態時序分析結果，我們必須要對設計裡所有的時鐘進行約束。
quartus ii裡的靜態時序分析工具支援以下幾種型別的時鐘約束：
(1) Base clocks 基礎時鐘;
(2) Virtual clocks 虛擬時鐘;
(3) Multifrequency clocks 多頻率時鐘;
(4) generated clocks 生成時鐘。
在sdc裡編寫約束檔案時，首先要對時鐘進行約束，因為其他的約束都是參考時鐘進行的。靜態時序分析是從sdc的上面到下面依次讀取你寫的約束指令的。
1、建立 Base clocks 基礎時鐘 約束
基礎時鐘是輸入fpga的主要時鐘，基礎時鐘是由片外的晶振或者外部器件產生的，是整個設計的時鐘源頭，其餘的generated clocks以及其它約束都是用base clocks作為參考時鐘的。
用create_clock 指令 對輸入時鐘進行約束，下面的7-8是對一個輸入的時鐘作約束

-period 10 是指輸入的時鐘週期是10ns，即頻率為100Mhz；
-waveform {2.5 7.5}是指時鐘偏移2.5ns（週期/4），即相位偏移了90°；
-get_ports clk_sys 是指輸入的時鐘是從clk_sys這個管腳輸入fpga的。

對同一個輸入管腳有多個頻率的時鐘進行約束，在第二條指令後加 -add， 該約束命令表示從clk_sys管腳輸入的時鐘 有100M和200M兩種頻率。格式如下：

2、建立 Virtual clocks 虛擬時鐘 約束
虛擬時鐘並沒有真正的輸入源，是通過指令虛擬出來的。虛擬時鐘主要是用在I/O輸入輸出約束上，用來代表與fpga相連的外部器件的時鐘。比如源同步輸入時，就可以通過建立虛擬時鐘進行輸入最大最小延遲約束。
下面是建立一個名稱為 my_virt_clk，週期10ns的虛擬時鐘。注意這裡沒有get_ports 項。

3、建立 Multifrequency clocks 多頻率時鐘 約束
指令格式如下，上面在2裡已經講過。

4、建立 generated clocks 生成時鐘 約束
generated clocks是指從PLL生成的時鐘，或者由程式分頻產生的時鐘。在sdc裡用create_generated_clock指令對生成時鐘進行約束。Options 裡有綜括號的表示是可選的，不是必須的。格式如下：

-name 用來指定通過create_generated_clock指令生成的時鐘名稱
-source 指用來生成時鐘的源時鐘，比如在PLL裡，指輸入PLL的源時鐘
-master_clock 是指源時鐘如果有幾個不同的頻率，該master_clock指示源時鐘用的哪個頻率的時鐘作為source clock
-divide_by 時鐘的分頻值
-multipl_by 時鐘的倍頻值
-duty_cycle 生成時鐘的佔空比
-invert 生成時鐘反相
-phase 生成時鐘相位偏移值

下面是用程式進行分頻產生時鐘的例子
一個暫存器把輸入的時鐘CLK_IN進行二分頻輸出

對其進行時鐘約束，指令如下：

再舉一個PLL生成時鐘約束的例子：
下面是在程式裡例化的一個PLL，輸入時鐘CLK是 25Mhz,產生4個輸出時鐘
outclk_0 是125M，outclk_1是 25M，outclk_2 是2.5M，outclk_3 是50M

首先對輸入時鐘CLK進行約束，指令如下：

其次，再對PLL生成的時鐘進行約束，指令如下：
PLL為了生成輸出的4個時鐘，先產生了一個500Mhz的臨時時鐘，名稱為pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0]，後面輸出的時鐘都是以這個時鐘作為源進行分頻的。

line160-164產生一個500Mhz的時鐘
- name 名稱為pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0]
-source 指該模組的輸入時鐘管腳名稱為pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|refclkin
-duty_cycle 50 即生成時鐘佔空比為50％
-multiply_by 20 即倍頻20 ，所以該時鐘頻率為 源輸入時鐘頻率25M*20=500M
-master_clock {altera_tse_CLK} 即為輸入該模組的時鐘名稱 是altera_tse_CLK
gen_pins 指該模組輸出500Mhz時鐘的管腳名稱為pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0]

line166-170輸出125Mhz時鐘，名為 clk_125M_0deg
- name 名稱為clk_125M_0deg
-source 指該模組的輸入時鐘管腳名稱為pll_inst|pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|vco0ph[0]
-duty_cycle 50 即生成時鐘佔空比為50％
-multiply_by 1 即倍頻1
-divide_by 4 分頻4，所以該時鐘頻率為輸入時鐘頻率500M*1/4=125Mhz
-master_clock即為輸入該模組的時鐘名稱是 pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0] 該時鐘就是line160-164產生的公共時鐘
gen_pins 指該模組輸出500Mhz時鐘的管腳名稱為pll_inst|pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk

line172-176輸出125Mhz時鐘，名為 clk_25M_0deg

line178-182輸出2.5Mhz時鐘，名為 clk_2_5M_0deg

line184-188輸出50Mhz時鐘，名為 mm_clk

對於上面的那些輸入時鐘或者管腳的名稱是怎麼知道的？
我是先在sdc裡輸入 derive_pll_clocks 這條指令 進行全編譯，編譯後在 編譯報告裡的Timequest ->clocks裡就有對應的名稱了。然後在進行上面的約束，就行了。

5、derive_pll_clocks
該命令是將程式裡所有的PLL生成的時鐘都進行約束，生成約束時鐘的名稱不能修改。所以為了可以靈活地修改生成時鐘的名稱，很多時候都是用create_generated_clock 指令來對PLL生成時鐘進行約束。
下面就是用兩種方式對PLL生成的時鐘進行約束

用create_generated_clock指令生成的時鐘名字是可以修改的，比如上面生成的時鐘名稱 c100,c200,c200_shift
而用derive_pll_clocks 生成的時鐘名稱是固定的 是PLL模組輸出管腳的名稱

6、derive_clock_uncertainty
對時鐘的uncertainty 進行約束，時鐘的uncertainty指的是時鐘的jitter抖動和skew偏斜。 用derive_clock_uncertainty，靜態時序分析工具會自動地去計算時鐘的uncertainty，而不用手動去新增。

7、set_clock_groups 建立時鐘分組 命令
由於靜態時序分析工具 預設所有的時鐘都是相關的，這樣會把一些沒有關聯的訊號進行分析，導致錯誤的分析結果，所有需要用該命令去把時鐘進行分組。
set_clock_groups 有兩個型別 ：
-exclusive：表示所分的組是互斥的，不能同時存在。
-asynchronous：表示所分的組是非同步的，即不相關的。
下面是建立兩個互斥的時鐘分組，時鐘clk_A 和clk_B分在不同的組，是互斥的。兩者不會在程式裡同時存在。

下面是建立兩個非同步的時鐘分組，時鐘clk_A 和clk_B為一組，clk_C為另外一組，這樣clk_A ，clk_B 與clk_C就是非同步的，不相關的。