1.vivado介紹

vivado用於xilinx fpga的設計和驗證，VIVADO除了支援傳統的rtl to bitfile的設計流程（即輸入是rtl程式碼，通過整合後，用vivado來產生bitfile），還支援了一種稱為系統級整合設計流程（基於IP的設計，即可將打包好的IP（或者稱為VIP）在VIVADO的block design中直接進行整合，然後產生bitfile的流程），第二種整合的方法其實相當於soc的整合，加速了整合時間，以及降低整合風險。

vivado支援如下feature：

1. 邏輯模擬；
2. IO管腳約束；----ug899
3. power分析；
4. timing分析；
5. DRC檢查；
6. 對implementation結果進行分析和修改（ECO？）；
7. 燒寫bitfile以及線上除錯；----ug908
8. partial reconfiguration；--ug909和ug947

呼叫VIVADO的方式有兩種：1是常見的gui介面，也可以稱為IDE介面（integrated design environment）；2是更快捷的tcl shell介面，另外在IDE介面下，也可以呼叫tcl命令來實現，可以呼叫tcl指令碼來跑整個流程，也可以跑流程的一部分；

----綜合和實現時有一些使用技巧，可能需要參考ug901和ug904.

----關於嵌入式處理器設計，可能需要參考ug898和ug940.

----關於vivado模擬，可參考ug900.

有些業界常用標準（這個在團隊越來越大的時候，會發現這些標準是多麼的有用），vivado提供了支援：

1. vivado支援tcl指令碼執行方式，其對設計的約束支援XDC（xilinx design constraints），但是XDC得基礎語法來源於業界統一的約束規範SDC（synopsys design constraints），XDC和SDC本質上都是tcl語言，但是XDC和SDC只支援了tcl語言的一部分（例如變數，列表和運算子等），這個也可以參考《Vivado使用誤區與進階》系列；
2. AXI4, IP-XACT，這個可能需要參考ug1118和ug896手冊（使用者IP是根據IP-XACT協議進行封裝的）；
3. 支援verilog，vhdl以及system verilog語法，HLS工具增加支援system C，C，C++，OpenCL；

2. VIVADO使用

簡單來說，vivado只有兩種方式：project mode和non-project mode。project mode下的有些feature（例如程式碼和結果管理，配置儲存，設計狀態，ip整合）在non-project mode下是沒有的。

在non-project mode下，每一步都需要由tcl命令執行，每一次編譯設計時，必須指定所有的設計檔案，設定工具配置引數，執行綜合和實現，產生bitfile和report檔案。

project mode和non-project mode下的tcl命令不是完全一樣的，有些project mode的命令是個wrapper，舉例說明：

1. project mode下，可以使用add_file命令去新增程式碼。而non-project mode下，只能使用read_verilog，read_vhdl，read_xdc以及其他read_*命令去讀進去各種程式碼檔案；

2.project mode下，可以使用launch_runs命令去載入預定義的run策略；在non-project mode下，wrapper下的各個命令opt_design, place_design，route_design必須要單獨依次執行；

3.絕大多數命令在兩種model下都可以使用，例如report命令；但是有些命令例如synth_design命令只存在在non-project mode，所以要小心不要混用；

在gui介面下執行的操作，會產生一個vivado.jou檔案，這個檔案內容是gui下執行 的tcl命令，可以用來作為參考。

舉例說明project mode和non-project mode下使用的tcl命令：

1. 專案建立，匯入檔案

project mode： create_project......add_files......import_files.....

non-project mode : read_verilog......read_vhdl......read_ip......read_xdc......read_edif......

2.綜合

project mode: launch_run synth_1, wait_on_run synth_1, open_run synth_1, report_timing_summary

non-project mode: synth_design, report_timing_summary, write_checkpoint;

3.實現

project mode: launch_run impl_1, wait_on_run impl_1, open_run impl_1, report_timing_summary

non-project mode: opt_design, write_checkpoint, place_design, write_checkpoint, route_design, report_timing_summary, write_checkpoint

4.bitfile產生

project mode: launch_run_impl_1 -to_step_write_bitstream, wait_on_run impl_1

non-project mode: write_bitstream;

3. tcl使用

用tcl來呼叫vivado的基本方法有如下幾種：

1.不用開啟gui介面，直接呼叫vivado自帶的tcl shell，開啟的方法有兩種，一種是“vivado -mode  tcl”，另外一種是“start>all programs>xilinx design tools>vivado 201x.x>vivado 201x.x tcl shell”;

2.開啟vivado gui介面（“vivado -mode gui”），在介面下面的tcl console下輸入tcl命令；

3.tcl shell下執行tcl 指令碼，這種方法其實可以應用到自動化流程中，如果用批處理方式，則可直接得到bit file，然後如果需要檢視報告，重新開啟tcl shell去檢視，批處理方式為：“vivado -mode batch -source <your_tcl_script>”，需要注意的批處理方式下vivado執行完指令碼會自動退出；

4.gui介面下，在介面下面的tcl console下執行tcl指令碼；

即使使用了tcl shell去跑vivado流程，但是還是可以用gui介面的好處的。

4.vivado和版本控制工具

為了便於程式碼的版本控制，最方便的方式是使用non-project tcl指令碼流程，設計者把程式碼check out到本地，然後修改程式碼，以及增加程式碼，然後通過read_* tcl命令讀進設計，進行綜合和實現，結束後，再把程式碼提交到版本庫裡。

需要提交到版本庫的內容有：修改後的rtl程式碼，另外像design checkpoint，report，bitstream也可以根據需要提交。

除了上面這些需要提交，另外run指令碼也有可能需要提交，可以通過“write_project_tcl”命令（file>write project tcl）來產生，但是“write_project_tcl”不能包含“init.tcl”，所以init.tcl有可能也需要提交。

project mode下如果還想用版本控制，就比較蛋疼，不用考慮了。

關於xilinx ip的版本控制：

這個需要完善。

5 pcb設計互動

io管腳配置可以通過csv spreadsheet，rtl header，xdcfile作為互動檔案。---可參考ug899

6. project mode使用

這個略

7. non project mode使用

non project mode下，整個流程都會只使用tcl命令去編譯放在記憶體中設計，但是在non-projcet mode下，設計者必須要自己手動管理source file，report，perform drc，write dcp。

vip增加或者修改怎麼辦？

non project mode下，設計者需要自己掌控整個設計流程，設計者必須管理如下檔案：

1.hdl 程式碼，約束，IP；

2.管理依賴關係；

3.產生和儲存綜合和實現結果；

non project mode下tcl命令，基本命令有如下：

read_edif：讀進edif，ngc王彪檔案；

read_verilog：讀進verilog 和system verilog檔案；

read_vhdl：讀進vhdl檔案；

read_ip：讀進ip檔案（xci，xco）；

read_checkpoint：載入一個checkpoint到memory；

read_xdc：讀進sdc或者xdc約束檔案；

set_param和set_property：多種功能，例如可以用來定義設計配置，tool設定，等等；

link_design：如果要使用網表文件？

synth_design：綜合；

opt_design：high-level 設計優化；

power_opt_design：插入clock gating降低功耗，可選；

place_design：

phys_opt_design：執行物理優化，優化時序，可選；

route_design：

report_*： 產生各種報告；

write_bitstream：產生bitstream，執行DRCs；

write_checkpoint：儲存流程中的design。一個design checkpoint由網表和優化約束，以及實現結果組成；

start_gui：

stop_gui：

一個non-project模式下tcl指令碼（bft設計專案）如下：

7.1 step 0 定義目錄

#step 0： define output directory area
set outputDir ./Tutorial_Created_Data/bft_output
file mkdir $outputDir

7.2 step 1 讀進設計和約束

#step 1: setup design sources and constraints

read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ]
read_verilog [ glob ./Sources/hdl/*.v ]
read_xdc ./Sources/bft_full.xdc

7.3 step 2 綜合，report利用率，timing，寫checkpoint design

#step 2： run synthesis, report utilization and timing estimates, write checkpoint design
synth_design -top bft -part xxxx-2 -flatten rebuilt
write_checkpoint -force $outputDir/post_synth
report_timing_summary -file $outputDir/post_synth_timing_summary.rpt
report_power -file $outputDir/post_synth_power.rpt

7.4 step 3 place和優化，report 利用率，timing，寫checkpoint design

opt_design
power_opt_design
place_design
phys_opt_design
write_checkpoint -force $outputDir/post_place
report_timing_summary -file $outputDir/post_place_timing_summary.rpt

7.5 step 4 route和優化，report實際利用率，timing，寫checkpoint design，drc，寫verilog和xdc out

#step 4 run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out
route_design
write_checkpoint -force $outputDir/post_route
report_timing_summary -file $outputDir/post_route_timing_summary.rpt
report_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rpt
......

7.6 step 5 產生bitfile

write_bitstream -force $outputDir/bft.bit

dcp檔案使用：

dcp檔案相當於對當前設計做了一個snapshort，包含了網表，約束，實現結果。

通過dcp檔案，可以：

1.restore設計，如果需要的話；

2.設計分析；

3.定義約束；

4.繼續執行；

在設計的每個階段，都最好儲存dcp檔案，可以用來除錯問題。讀寫dcp檔案的命令是“write_checkpoint *.dcp”和"read_checkpoint *.dcp"，在gui介面下可以用“open_checkpoint *.dcp”命令來開啟。

舉個例子：將已生成的dcp檔案放到一個獨立的資料夾，然後用tcl shell開啟start_gui，然後read dcp檔案，是可以看到網表文件和約束檔案，並且可以report_timing得到時序資訊，並且也可以write_bit來產生bitfile，所以dcp檔案對設計使用還是很方便的。

ug892