接上文,本文介紹SEQ CPU的邏輯和硬體實現.著重使用HCL語言描述SEQ CPU的邏輯.

Y86/SEQ概述

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SEQ是 Sequential CPU的實現,表現在指令的執行要依次經歷各個階段(Fetch->Decode->Execut->Memory->WriteBack->PC Update).每一個指令在一個時鐘週期內完成(這條指令執行的所有狀態State在時鐘上升時更新.意味著時鐘週期很長,效率很低,以後再討論).

下面先給出 SEQ的硬體結構(如下圖),然後慢慢討論各個部分的控制邏輯和硬體實現.

注:

• 藍色框:表示硬體單元.
• 灰色框
  :表示控制邏輯(前面說過是組合邏輯).還有,你會看到New PC在這裡是一種控制邏輯,不是硬體單元.
• 白色圓框:表示訊號標號.
• 粗線:表示字寬(32-bit)的資料連線.
• 細線:表示位元組寬(4 or 8 bit)的資料連線.
• 虛線:表示位元寬(1-bit)的資料連線.

注:指令執行圖是從下到上的. 這種設計的原因等到PIPE的實現時我們會解釋的. 之所以Write back階段和PC Update階段要回下來, 是因為他們要訪問Registerfile和PC這兩個前面階段用過的部件. 要注意的是雖然在語義動作中說各個可能寫狀態的階段寫狀態的動作是順序發生的.但實際上對於硬體來說,它們是同時在clockrising

HCL中的巨集

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巨集用在HCL中表示指令、暫存器、操作符型別. 見下表.

取指邏輯

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1.硬體結構

2.硬體單元(藍色框)

-程式計數器PC(本實現其實並沒有這個硬體單元,而是使用控制邏輯來完成的).

-指令暫存器.

-Split:將指令位元組分為指令和功能碼.

-Align:獲取指令中的rA, rB, valC

3.控制邏輯(灰色框)

控制邏輯是組合電路,用來產生所需要的邏輯. HCL主要就是要描述控制邏輯的.

-instr_valid:是否是有效指令.

-need_regids:指令是否有暫存器.

-need_valC:指令是否有valC.

4. HCL描述控制邏輯

boolinstr_valid = icode in { INOP, IHALT, IRRMOVL, IIRMOVL, IRMMOVL, IMRMOVL, IOPL,IJXX,  ICALL, IRET, IPUSHL, IPOPL };

boolneed_regids = icode in { IRRMOVL, IOPL, IPUSHL, IPOPL, IIRMOVL, IRMMOVL,IMRMOVL };

bool need_valC = icode in{ IIRMOVL, IRMMOVL, IMRMOVL, IJXX, ICALL };

譯碼和寫回邏輯

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1.硬體結構

2.硬體單元(藍色框)

暫存器檔案:有四個埠.它支援同時進行兩個讀(埠A和B)和兩個寫(在埠E和M上).每個埠都有一個地址連線和一個數據連線(srcA, valA; srcB, valB; dstE, valE;dstM, valE).地址連線是一個暫存器ID,如果地址埠上的值為oxF(RNONE),則表明不需要訪問暫存器.

3.控制邏輯(灰色框)

-srcA srcB:讀埠地址

-dstE dstM:寫埠地址

4. HCL描述控制邏輯

統一處理的原則:在excute階段, valA儘量不參與運算,使用valB參與運算;在memory階段,都是valA參與運算(為了使得pushl和rmmovl統一處理).

譯碼邏輯:

int srcA= [

icode in { IRRMOVL, IRMMOVL,     IOPL, IPUSHL } : rA;  #計算

icode in { IPOPL, IRET } : RESP;                                            #訪存階段[獲取讀儲存器的有效地址]

1 : RNONE; # Don't need register

];

int srcB= [

icode in { IOPL, IRMMOVL, IMRMOVL } :rB;                  #計算

icode in { IPUSHL, IPOPL, ICALL, IRET } : RESP;               # 執行階段[棧%esp]

1 : RNONE;  # Don't need register

];

寫回邏輯:

int dstE = [

icode in { IRRMOVL, IIRMOVL, IOPL} :rB;  #寫回rB

icode in { IPUSHL, IPOPL, ICALL, IRET }:RESP;#涉及棧,寫回%esp

1: RNONE;  # Don't need register

];

考慮到cmovXX指令

int dstE =  [

icodein { IRRMOVL } && Cnd : rB;

icode in { IIRMOVL,IOPL} : rB;

icodein { IPUSHL, IPOPL, ICALL, IRET ) : RESP;

1: RNONE; # Don't write any register

];

int dstM =  [

icode in { IMRMOVL, IPOPL } : rA;                              #只有這兩個指令是從memory->register

1 : RNONE; # Don't write any register

];

執行

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1.硬體結構

2.硬體單元(藍色框)

-算術/邏輯單元ALU

-CC

-cond:用於條件分支或者條件資料傳送.

3.控制邏輯(灰色框)

-ALU A

-ALU B

-Set CC

-ALU fun.

4. HCL描述控制邏輯

boolset_cc = icode in {IOPL};

int aluA= [

icode in { IRRMOVL, IOPL } : valA;

icode in { IIRMOVL, IRMMOVL,IMRMOVL} : valC;

icode in { ICALL, IPUSHL } : -4;

icode in { IRET, IPOPL }     : 4;

# Other instructions don't need ALU

];

int aluB= [

icode in { IRMMOVL, IMRMOVL, IOPL, ICALL, IPUSHL, IRET, IPOPL } :valB;

icode in { IRRMOVL, IIRMOVL ) : 0;

# Other instructions don't need ALU

];

intalufun = [

icode == IOPL : ifun;

1 : ALUADD;

];

訪存邏輯

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1.硬體結構

2. HCL描述控制邏輯

Mem read/write邏輯: Mem read訊號和Memwrite訊號不會同時為1.

boolmem_read = icode in { IMRMOVL, IPOPL, IRET };

boolmem_write = icode in { IRMMOVL, IPUSHL, ICALL };

intmem_addr = [

icode in { IRMMOVL, IPUSHL, ICALL, IMRMOVL } : valE;      #  valE: memory write address

icode in { IPOPL, IRET } : valA;                                                  # valA: memory read address

#  Other instructions don'tneed address

];

intmem_data = [

# Value from register

icode in { IRMMOVL, IPUSHL } : valA;

# Return PC

icode == ICALL : valP;

# Default: Don't write anything

];

PC更新邏輯

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1.硬體結構

2. HCL描述控制邏輯

intnew_pc = [

# Call. Use instruction constants

icode == ICALL : valC;

# Taken branch. Use instruction constants

icode == IJXX && Cnd : valC;

# Completion of RET instruction. Use value from stack

icode == IRET : valM;

# Default: Use incremented PC

1 : valP;

];

        (Copyright© 2011, Randal E. Bryant and David R. O'Hallaron )

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