有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個區域性的直流電源給有源器件，以減少開關噪聲在板上的傳播， 和將噪聲引導到地。

去耦電容的容值計算

去耦的初衷是：不論IC對電流波動的規定和要求如何都要使電壓限值維持在規定的允許誤差範圍之內。

使用表示式：

                                                  C·⊿U=I·⊿t

由此可計算出一個IC所要求的去耦電容的電容量C。

⊿U是實際電源匯流排電壓所允許的降低，單位為V。

I是以A（安培）為單位的最大要求電流；

⊿t是這個要求所維持的時間。

xilinx公司推薦的去耦電容容值計算方法：

推薦使用遠大於1/m乘以等效開路電容的電容值。

此處m是在IC的電源插針上所允許的電源匯流排電壓變化的最大百分數，一般IC的資料手冊都會給出具體的引數值。

等效開路電容定義為：

                                                 C=P/(f·U^2)

式中：

P——IC所耗散的總瓦數；

U——IC的最大DC供電電壓；

f——IC的時鐘頻率。

一旦決定了等效開關電容，再用遠大於1/m的值與它相乘來找出IC所要求的總去耦電容值。然後還要把結果再與連線到相同電源匯流排電源插針的總數相 除，最後求得安裝在每個連線到電源匯流排的所有電源插針附近的電容值。

去耦電容選擇不同容值組合的原因：

在去耦電容的設計上，通常採用幾個不同容值（通常相差二到三個數量級，如0.1uF與10uF），基本的出發點是分散串聯諧振以獲得一個較寬頻率範 圍內的較低阻抗。

電容諧振頻率的解釋：

由於焊盤和引腳的原因，每個電容都存在等效串聯電感（ESL），因此自身會形成一個串聯諧振電路，LC串聯諧振電路存在一個諧振頻率，隨著電力的頻 率不同，電容的特性也隨之變化，在工作頻率低於諧振頻率時，電容總體呈容性，在工作頻率高於諧振頻率時，電容總體呈感性，此時去耦電容就失去了去耦的效 果，如下圖所示。因此，要提高串聯諧振頻率，就要儘可能降低電容的等效串聯電感。

電容的容值選擇一般取決於電容的諧振頻率。

不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：

需要注意的是數位電路的去耦，低的ESR值比諧振頻率更為重要，因為低的ESR值可以提供更低阻抗的到地通路，這樣當超過諧振頻率 的電容呈現感性時仍能提供足夠的去耦能力。

降低去耦電容ESL的方法 ：

去耦電容的ESL是由於內部流動的電流引起的，使用多個去耦電容並聯的方式可以降低電容的ESL影響，而且將兩個去耦電容以相反走向放置在一起，從 而使它們的內部電流引起的磁通量相互抵消，能進一步降低ESL。（此方法適用於任何數目的去耦電容，注意不要侵犯DELL公司的專利）

IC去耦電容的數目選擇

在設計原理圖的時候，經常遇到的問題是為晶片的電源引腳設計去耦電容，上面已經介紹了去耦電容的容值選擇，但是數目選擇怎麼確定呢？理論上是每個電 源引腳最好分配一個去耦電容，但是在實際情況中，卻經常看到去耦電容的數目要少於電源引腳數目的情況，如freescale提供的iMX233的PDK原 理圖中，記憶體SDRAM有15個電源引腳，但是去耦電容的數目是10個。

去耦電容數目選擇依據：

在佈局空間允許的情況下，最好做到一個電源引腳分配一個去耦電容，但是在空間不足的時候，可以適當削減電容的數目，具體情況應該根據晶片上電源引腳 的具體分佈決定，因為廠家在設計IC的時候，經常是幾個電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數目。

電容的安裝方法

電容的擺放

對於電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近晶片的位置。容值稍大些的可以距離稍 遠，最外層放置容值最大的。但是，所有對該晶片去耦的電容都儘量靠近晶片。另外的一個原因是：如果去耦電容離IC電源引腳較遠，則佈線阻抗將減小去耦電容 的效力。

還有一點要注意，在放置時，最好均勻分佈在晶片的四周，對每一個容值等級都要這樣。通常晶片在設計的時候就考慮到了電源和地引腳的排列位置，一般都 是均勻分佈在晶片的四個邊上的。因此，電壓擾動在晶片的四周都存在，去耦也必須對整個晶片所在區域均勻去耦。

電容的安裝

在安裝電容時，要從焊盤拉出一小段引出線，然後通過過孔和電源平面連線，接地端也是同樣。放置過孔的基本原則就是讓這一環路面積最小，進而使總的寄 生電感最小。圖16顯示了幾種過孔放置方法。

第一種方法從焊盤引出很長的引出線然後連線過孔，這會引入很大的寄生電感，一定要避免這樣做，這時最糟糕的安裝方式。

第二種方法在焊盤的兩個端點緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。

第三種在焊盤側面打孔，進一步減小了迴路面積，寄生電感比第二種更小，是比較好的方法。

第四種在焊盤兩側都打孔，和第三種方法相比，相當於電容每一端都是通過過孔的並聯接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，儘量 用這種方法。

最後一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現問題，是否使用要看加工能力和方式。

推薦使用第三種和第四種方法。

需要強調一點：有些工程師為了節省空間，有時讓多個電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優化電容組合的設計，減少電容數量。

由於印製線越寬，電感越小，從焊盤到過孔的引出線儘量加寬，如果可能，儘量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil 寬的引出線。引出線和過孔安裝如圖17所示，注意圖中的各種尺寸。

對於大尺寸的電容，比如板級濾波所用的鉭電容，推薦用圖18中的安裝方法。注意：小尺寸電容禁止在兩個焊盤間打孔，因為容易引起短 路。

電容的去耦半徑

電容去耦的一個重要問題是電容的去耦半徑。大多數資料中都會提到電容擺放要儘量靠近晶片，多數資料都是從減小回路電感的角度來談這個擺放距離問題。 確實，減小電感是一個重要原因，但是還有一個重要的原因大多數資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離晶片過遠，超出了它的去耦半徑，電 容將失去它的去耦的作用。

理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關係。當晶片對電流的需求發生變化時，會在電源平面的一個很小的區域性區域內產生電壓 擾動，電容要補償這一電流（或電壓），就必須先感知到這個電壓擾動。訊號在介質中傳播需要一定的時間，因此從發生區域性電壓擾動到電容感知到這一擾動之間有 一個時間延遲。同樣，電容的補償電流到達擾動區也需要一個延遲。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。

特定的電容，對與它自諧振頻率相同的噪聲補償效果最好，我們以這個頻率來衡量這種相位關係。設自諧振頻率為f，對應波長為λ，補償電流表達式可寫 為：

其中，A是電流幅度，R為需要補償的區域到電容的距離，C為訊號傳播速度。

當擾動區到電容的距離達到λ/4時，補償電流的相位為π，和噪聲源相位剛好差180度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償的 能量無法及時送達。為了能有效傳遞補償能量，應使噪聲源和補償電流的相位差儘可能的小，最好是同相位的。距離越近，相位差越小，補償能量傳遞越多，如果距 離為0，則補償能量百分之百傳遞到擾動區。這就要求噪聲源距離電容儘可能的近，要遠小於λ/4。實際應用中，這一距離最好控制在λ/40-λ/50之間， 這是一個經驗資料。

例如：0.001uF陶瓷電容，如果安裝到電路板上後總的寄生電感為1.6nH，那麼其安裝後的諧振頻率為125.8MHz，諧振週期為 7.95ps。假設訊號在電路板上的傳播速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等於 2.4釐米。

本例中的電容只能對它周圍2.4釐米範圍內的電源噪聲進行補償，即它的去耦半徑2.4釐米。不同的電容，諧振頻率不同，去耦半徑也不同。對於大電 容，因為其諧振頻率很低，對應的波長非常長，因而去耦半徑很大，這也是為什麼我們不太關注大電容在電路板上放置位置的原因。對於小電容，因去耦半徑很小， 應儘可能的靠近需要去耦的晶片，這正是大多數資料上都會反覆強調的，小電容要儘可能近的靠近晶片放置。

綜上所述，在選擇去耦電容時，需要考慮的因素有電容的ESR、ESL值，諧振頻率，佈局時要注意根據IC電源引腳的數目和周圍佈局 空間決定去耦電容數目，根據去耦半徑決定具體的佈局位置。