一.數字積體電路設計方法概述

2.什麼是硬體描述語言，其主要的作用是什麼？

硬體描述語言是一種用形式化方式來描述數位電路和系統的語言。
它的主要作用是：數位電路系統的設計者利用這種語言可以從上層到下層（從抽象到具體）逐步描述自己的設計思想，用一系列分層次的模組來表示極其複雜的數字系統。

3.目前世界上符合IEEE標準的硬體描述語言有哪兩種？它們各有什麼特點？

符合IEEE標準的硬體描述語言是VerilogHDL和VHDL兩種。
它們的共同特點是：能夠形式化地抽象表示電路的行為和結構；支援邏輯設計中層次與範圍的描述；可借用高階語言的精巧結構來簡化電路行為的描述；具有電路模擬與驗證機制以保證設計的正確性；支援電路描述由高層到低層的綜合1轉換硬體描述與實現工藝無關；便於文件管理；易於理解和設計重用。

二.VerilogHDL基礎知識

VerilogHDL中，基本的語言要素有哪些？

空格 : ” ”
註釋 : // /**/
轉義: \
關鍵字：

1、module_endmodule
結構說明語句
2、initial 模擬開始時對個變數進行初始化，另也可生成激勵波形作為電路的測試模擬訊號
3、always 不斷重複執行，格式：always <時序控制> <語句>
4、task_endtask
5、function_endfunction
功能定義
6、always塊
（1）既可描述組合邏輯，也可也可描述時序邏輯；
（2）內部語句順序執行，塊間語句並行執行。
7、assign 描述組合邏輯
8、用例項元件
塊語句
9、begin_end 順序塊
10、 fork_join 並行塊
條件語句
11、 if_else
12、 case_endcase
迴圈語句
13、 foever
14、 for
15、 repeat
16、 while
資料型別（19種其中的4種）
17、 reg
18、 wire
19、 integer
20、 parameter
邊沿訊號
21、 posedge
22、 negedge
賦值語句
23、 Non_Blocking
（1）塊結束後才能完成這次賦值操作
（2）常用於編寫可綜合的時序邏輯模組
24、 Blocking
（1）賦值語句執行完後，塊才結束；
（2）用於時序電路的設計時有不可估測的結果。

整數表示方法

+/-(size)’(base_format)(number)

+-表示正負，單引號‘ 不可預設，表示基數格式的固有字元。
預設32位
a = 1’b1
b = 3’b011