對於ASIC的前端功能驗證(不含SOC的IP整合驗證)：
1. 只會在別人搭建的環境上跑跑用例。
------------------------------------------------年薪<8W
2. 若還會在別人搭建的環境上構造用例。
------------------------------------------------年薪<10W
3. 若還會對測試點進行簡單的分解，並能利用指令碼或高階語言進行簡單的程式設計，搞些自動化。
------------------------------------------------年薪<14W
4. 若自個能獨立搭建自動化程度較高的驗證環境(模組級，用高階語言C++/SV/SC)，基本能獨立進行模組級的全流程驗證(含FL制定、測試點分解、隨機程式編寫、自動化驗證環境編寫)。
------------------------------------------------年薪 <20W
5.若能利用高階語言(C++/SC/SV)獨立搭建中等以上的模組級全自動化驗證平臺、該平臺擁有良好的擴充套件性和移植性，能利用流程(結隊程式設計/檢視等)、工具、指令碼、程式進行完備性驗證(如程式碼覆蓋率/功能覆蓋率/形式驗證等)。能夠編寫驗證用的演算法模型。 能有效指導他人進行驗證工作。
------------------------------------------------年薪<35W
6.精通面向物件設計，精通C++程式設計(SV/SC是它的衍生品)，能夠進行系統級EDA驗證平臺(軟體程式碼30萬行以上)的設計和帶領團隊分工實現，能夠將軟體工程的方法學(抽象、層次化和模組化)熟練應用到驗證平臺設計中。精通verilog數字設計。能夠制定一款中大型ASIC產品的驗證策略(含EDA前仿、FPGA模擬、TapeOut後仿)。熟練掌握驗證物件的演算法。能夠利用C/C++開發驗證用的參考模型，能夠進行效能驗證。能帶領10人以上的團隊。
------------------------------------------------年薪<75W
      對於ASIC的前端功能EDA驗證來說，一個懂得數位電路設計的軟體工程師是最好的人才。很火的VMM這套難嗎？就8000多行程式碼。基本就是將軟體工程中的模組化和層次化應用到EDA驗證中。對於懂得面向物件設計的人來說，VMM很簡單了。話說回來，VMM對提高業界驗證工程師的認知是很有幫助的。軟體設計能力體現在抽象和分解上，若軟體能力強，則進行FL/TP分解是不存在任何障礙的。
      一般來說，大型外企(如AMD、Intel等)設在中國的ASIC驗證崗位在技能上要求不會超過上述劃分的4.5級。因為4.5級以上就要求你必須掌握驗證物件(即RTL或演算法實現)。若老外能夠開放RTL或演算法模型，那也是些邊邊角角的非關鍵模組。若你的收入超過了對應的薪水，個人覺得你應該感覺到慶幸了，呵呵。面試過一些在外企(或給外企)做EDA驗證的，平均業務能力很一般，薪水要求確不低(也許能力強的不跳槽，呵呵)
      故建議有志從事ASIC驗證的兄弟姐妹，多在軟體能力和麵向物件設計(VMM方法學也可)上提升，優秀的ASIC前端驗證工程師需掌握一些語言和特殊工具：
         演算法模型：C++、C、CCSS、Matlab等
         數字設計：verilog
         平臺開發：C++、SystemVerilog/VMM 、SystemC、
         指令碼語言：Perl、cshell、TCL