用quartus II 全編譯 dspbuilder生成的project出現時序警告：

Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
 Critical Warning: From Clock (Rise) to Clock (Rise) (setup and hold)

Clock是我的時鐘訊號。

菜鳥一個，看不懂什麼意思，就百度了一下，發現只有提問者沒有回答者。再GOOGLE，這次有回答者，不過是在Altera BBS上的，看不明白老外一堆一堆說的啥。但是通過GOOGLE找到一份Altera 的資料，《HardCopy II Clock Uncertainty Calculator》，裡面說到了 no clock uncertainty assignment的問題，

例子：

set_clock_uncertainty -setup -from clk_source -to clk_destination 0.150

看的也不是很懂，不過依樣畫葫蘆的找到了解決方法。

首先看命令 derive_clock_uncertainty 的幫助，再根據自己的問題在*.sdc檔案中加入

set_clock_uncertainty  -setup -rise_from Clock -rise_to Clock 0.150

set_clock_uncertainty  -hold -rise_from Clock -rise_to Clock 0.150

儲存，重新編譯。嚴重警告就消失了。

既然百度都很少有人問這類問題，說明出現的很少，為什麼我會出現這樣的問題呢，這也是一個問題。另外project的功能（functional）模擬可以出現output波形，但是時序(Timing)模擬output無輸出，這也是一個大問題，還沒有解決，儘快解決！