雷鋒網按，異構整合是晶片行業發展的方向，但異構帶來的設計複雜性增加百倍。同時，小晶片的先進封裝也還面臨未知的挑戰。還有，上層的軟體複雜性也是不得不解決的問題。晶片行業面臨的指數級的複雜性增加，需要包括 EDA 工具、晶片設計公司、IP 供應商、代工廠的全產業鏈加強協作，共同面對，這也是當下十年晶片行業需要應對的挑戰。

將更多不同種類的處理器和儲存器整合在一顆晶片或封裝在一起會導致晶片設計複雜性的急劇上升。

有充分的理由將更多晶片整合到 SoC 或進行先進封裝，這增加了晶片的功能，可以大大提高效能和降低功耗，僅通過微縮電晶體難以實現。但是，無論各個元件有多小，它們都需要佔用空間。實際上，最先進的平面晶片超過尺寸限制並不罕見，將不同的晶片“縫合”在一起以提供更多的空間。

▲圖片來自 hpcwire

異構晶片複雜性指數級增加

但各種功能的元件封裝在一起也極大地增加了裝置的複雜性。消除由於更大的芯片面積或封裝帶來的多晶片間的複雜性增加以及各種問題，正成為一個巨大的挑戰。

過去，晶片包括處理器，片內和片外儲存器以及 I/O。現在，一個 SoC 可能包括多核 CPU、GPU、FPGA、eFPGA 和其他專用加速器，以及 MCU、DSP 和 NPU 的整合。還可能有各種型別記憶體和儲存，比如 DRAM、MRAM、SRAM 和快閃記憶體。還會有多種 I/O，一些用於短距離通訊，一些用於中距離和遠端通訊，每個 I/O 具有不同的頻率和訊號隔離要求。

更糟糕的是，這些設計針對特定市場和應用進行了定製。幾年前，絕大多數晶片是為計算機或智慧手機設計，那時工程團隊才能夠解決每個裝置中的錯誤，並解決這些設計中的大多數未知問題。但如今情況已經不同，先進的晶片是為更大的系統（例如汽車或特定的雲端計算操作）設計，新的互動方式還未被完全理解。

所有的大型 EDA 供應商對這些問題的量化方式都不同，但趨勢是相似的。無論它們如何分割資料，每種方法都顯示出複雜性的急劇上升，結果帶來了更多潛在的問題。

例如，工程模擬軟體和服務提供商 Ansys 著重研究未知數，從 2000 年的 0.1mm² 裸片上大約 70 萬個未知數，到 2020 年 2mm² 的裸片未知數增加到 950 萬個，而今年 30mm²（1.18 英寸 ²）的裸片則達到 1.02 億個未知數（參見圖 1）。

“IC 設計最好根據其工作的系統環境進行設計，”Ansys 主管 Rich Goldman 說。“我們一直做的是晶片設計，然後圍繞它構建系統。但系統公司會先設計系統，然後再設計晶片。因此，現在更需要在整個系統環境中模擬晶片。”

▲圖 1：未知數隨時間增加，並且隨著大小和複雜性的增加而增加。來源：Ansys

Synopsys 使用不同的資料指出類似的問題。它強調了異構計算設計的複雜性，在過去幾年中，這種複雜性已增長了 100 倍以上（參見圖 2）。

“當你想到裝置的來源，會得到一條 CV（電容 - 電壓）曲線，一條 IV（電流 - 電壓）曲線，並且可以對裝置進行預測的模型。”Synopsys 公司工程副總裁 Aveek Sarkar 說道，“對所有這些引數進行建模變得越來越複雜。有客戶問我們，' 你真的需要使用該模型嗎？還是可以調整，因為每個模型都內建了太多的保護？’過去，我們可以留有餘地，但現在不能。那麼，可以將一些用於建立模型的資料用於上游，然後從那裡開始嗎？'”

▲圖 2：異構計算帶來的複雜性增加。來源：Synopsys

從可變性的角度來看，西門子 EDA 指出了類似的趨勢，特別是因為類比電路（見圖 3）。值得注意的是，由於晶片中模擬 / 混合訊號的數量不斷增加，尤其是電力電子裝置和感測器。

西門子 EDA 驗證首席科學家 Harry Foster 表示：“正在發生的事情是，該行業正在繼續向先進半導體節點演進，在這種情況下，很難對可變性進行建模。最重要的是，這些模型隨著流程的發展演進。有很多工藝角需要驗證。但是，更有趣的趨勢是，隨著複雜混合訊號設計的增加，無論採用何種節點，晶片公司試圖優化芯片面積，包括模擬器件。”

▲圖 3：隨時間推移，由於模擬而導致的尖峰很大。來源：威爾遜研究小組 / 西門子 EDA

在三個維度上進行擴充套件會增加另一個層次的複雜性。架構已經發生了變化，以便能夠將更多的計算功能整合到一個封裝中，而不是在一個裸片上，但這增加了複雜性（請參見圖 4）。

儘管可以將所有功能整合到一個裸片或將多個裸片封裝在一起，但使用插入器或某種型別的橋將它們連線在一起的速度更快。以前，這種方法會帶來效能和功耗的損失，但是使用較粗的管道進行三維平面佈置可以縮簡訊號傳輸所需的距離，從而減少驅動電流。

“到了超越摩爾定律的時代意味著晶片流程中還需要更多工具。”CadenceCustom IC＆PCB Group 產品管理部門主管 John Park 說，“特別是，頂層規劃需要多個系統級（多小晶片）分析工具。這些工具是 SoC 設計人員的新工具，流程比以往任何時候都更加複雜。”

▲圖 4：高階封裝中的驗證挑戰。來源：Cadence

如何解決複雜性問題？

在針對特定應用或市場定製的先進晶片或高階封裝中，幾乎需要一次性處理複雜性。所發生的變化是，其中許多晶片設計不再以十億個為單位生產晶片。即使是衍生晶片，看起來也可能與原始架構有很大不同。

對於開發這些晶片的系統供應商，成本分佈在整個系統開發中，並且在某些情況下，可以按運營成本攤銷。因此，對於大型雲端計算運營商而言，提高效能和降低功耗可以減少所需的伺服器機架數，進而影響資料中心的不動產以及為這些計算機供電和冷卻的成本。

對於汽車設計，先進的 AI 晶片可用於多個產品線，至少在理論上可用於多個版本。

然而，簡化開發過程和降低晶片總體成本的壓力持續存在，單個先進晶片的成本可能高達數億美元。為此，EDA 工具供應商一直在努力確定在不同垂直市場或實際使用時的常見問題。這其中的許多工作都是圍繞已經存在的標準以及正在開發的新標準進行。

“需要考慮幾個方面，例如確保客戶使用的是正確版本的 IP。“Arteris IP 董事長兼執行長 K. Charles Janac 表示，“強制 IP-XACT 設定引數是為了使 IP 模組可以進入 SoC，還有供應管理方面。許多公司有不同的供應商，包括佈局公司，設計公司和代工廠。如果整個供應鏈都是 IP-XACT，那麼它將變得非常順利。同時，晶片中包含領先工藝和成熟工藝的晶片。因此，通過與 NoC 相容的晶片間連線，以及 IP-XACT 配置出口埠，可以使用小晶片的系統級封裝簡化。”

挑戰在於如何將所有這些片段融合在一起成為一個高層次的抽象，然後進行深入挖掘，然後在更高層次上進行分析。這是過去幾年許多大型 EDA 公司集中精力解決的問題。EDA 供應商一直在提高其工具和裝置的速度和容量，包括利用異構平臺來加速流程，有時還與機器學習相結合。

此外，所有主要 EDA 工具供應商都在需要極端計算能力（例如在驗證或除錯期間）的情況下利用雲。結果是，與過去相比，模擬、模擬和原型設計具有更大的擴充套件空間，並且點工具與更高級別的平臺間的整合更加緊密。

如何實現資料格式標準化促成全產業鏈合作？

在日益複雜的設計過程中，一項新的挑戰是不同的資料格式。多晶片和系統整合會在整個設計製造流程中生成更多資料，但並非所有資料都能被不同的工具所理解。能夠統一這些資料將使流程更簡單。

“需要標準化資料格式，以便能夠在模擬器之間交換資訊，從而允許使用通用介面來分析資料格式。”Fraunhofer IIS 自適應系統工程部設計方法學部門負責人 Roland Jancke 表示。“如果所有部件都用標準化介面，那麼它們協作的機會就更高，這對於開發本身和開發過程都是有利。在設計產品之前，我們必須從部件中構建模型，如果這些模型可以組合在一起，並且有機會讓那些部件的模型以一起使用，那麼我們可以確定系統也可以使用。”

但是，使用一致的資料格式提高抽象級別是一個挑戰，它需要整個供應鏈的合作。以前，需要更多的專業知識來對裝置進行檢查、測試，並確保有足夠的產量。現在，設計複雜的晶片需要在電氣工程、驗證、測試、電源、機械工程、軟體以及領域專家的專業知識，在某些情況下，還需要機器學習，深度學習和 AI 方面的資料科學家。

Synopsys 產品管理和營銷部門總監 Hany Elhak 說：“過去，這些團隊沒有相互溝通。他們使用不同的工具，並且使用了不同的流程，現在他們不得不對話。就 EDA 而言，我們需要意識到這一點，要提供融合的工作流，以使這些團隊能夠相互合作。我們正在嘗試解決兩個問題。相比傳統的電路，現在的電路更大，更復雜，以更高的頻率執行，並且它們具有更多的寄生效應。這是規模問題，我們正在嘗試通過提供更快的模擬和更高的容量模擬來解決這個問題。同時，我們也在嘗試解決的另一個問題，許多不同型別的電路整合更大的系統，因此需要將它們一起設計。

第二個挑戰涉及將 AI / 機器學習納入越來越多的裝置中。AI 依靠良好的資料和一致的格式來達到足以用於其任務的精度水平。

Arm 研究員兼技術總監 Rob Aitken 說：“精度本身就具有挑戰性。在某些標準化難題或資料集上獲得的精度並不一定表明它在實際應用中將要做什麼。比如，它正確地識別了 95% 的影象，但是如果應用程式佔了 5% 的全部，這就是需要解決的問題。”

在多功能系統中，準確度的預測甚至更加複雜。

“如果擁有一個給定精度的系統，而另一個系統卻具有另一個精度，那麼它們的整體精度取決於這兩種方法彼此之間的獨立程度。同時還取決於將兩者結合使用的機制。”Aitken 說。“在諸如影象識別之類的應用中，就比較容易理解了。但是，在有雷達資料和攝像頭資料融合的汽車類應用程式中，就很難了。它們實際上是彼此獨立的，但是它們的精確度還取決於必須知道的外部因素。有可能出現這樣的情況，雷達認為它是一隻貓，相機說那裡什麼也沒有。實際情況是，由於天黑，雷達可能是正確的。但是，如果正在下雨，也許雷達也是錯誤的。”

異構系統帶來的未知挑戰

晶片或先進封裝晶片現在需要在更大的系統環境中工作，即使晶片製造商可能對那個更大的系統沒有任何瞭解。設計獨特的晶片或小晶片需要一個或多個獨特系統的環境，這迫使 EDA 工具和 IP 供應商以不同的方式看待問題。

本質上，他們需要採取自上而下的方法來解決所有潛在問題，或者需要找到適用於多個垂直市場可用的解決方案。

例如，考慮幾乎都是獨一無二的 AI 晶片和系統的設計。

“例如，當我們建立一個 PHY 時，我們希望儘可能多地銷售。”Rambus 的發明人 Steven Woo 說，“我們在眾多用例中構建了它。部分原因是構建、設計和開發 PHY 確實非常昂貴，因此必須大量銷售。就 AI 而言，我們現在所面對的實際上是非常特定的用例。這並不意味著它們不能在一系列應用程式中使用，但是它的某些軟體性質使你可以對特定型別的應用程式進行比半導體行業更多的微調。我們正在嘗試讓它變得非常通用，這是另一種方式。”

但是，專注於系統設計會帶來一系列全新的挑戰。例如，替代晶片中的變化，存在附加的系統變化的可能性。簡而言之，多晶片封裝中的變化可能是不同晶片變化的總和，其中某些變化可能是使用完全不同的工藝在不同的尺寸甚至是來自不同的代工廠。

Fraunhofer IIS EAS 高階系統整合小組負責人兼高效電子部門負責人 Andy Heinig 表示：“我們從標準晶片變化中所看到的變化已經被很好地理解，並且有應對這些變化的方法。但在封裝方面，我們認為會出現新的問題。到目前為止，它們尚不為人所知，並且只有進行測試才能發現系統將發生故障，並發現新問題。此時，可以採取一些措施來解決這些問題。可能是我們迄今為止尚未遇到過的各種問題的組合，儘管某些問題是單獨已知和被理解的。”

異構晶片的更多選擇

所有這些都遠遠超出了單個供應商的能力範圍。供應鏈是複雜且全球化的，並非所有技術都以相同的速度成熟。在涉及多個供應商的異構設計中，從一個設計到下一個設計的選擇可能會有很大差異。

英飛凌 RAM 業務部副總裁 Douglas Mitchell 表示：“你會發現邏輯流程正在向那些非常先進的流程發展，採用 5 奈米或 7 奈米技術。但是儲存技術的發展可能不如邏輯技術那麼快。因此擁有數十年經驗的儲存器技術可能非常合適，但是這種技術不會很採用 7nm 甚至以下。它可以使用單獨的晶片來優化可靠性，效能和成本之間的權衡。”

“特別是在邊緣計算環境中，我們將看到不同的組合。”Mitchell 說。

“如果擁有處理器，資料記錄儲存器，程式碼儲存和實時處理擴充套件儲存器，這些不同的特徵的晶片需要優化不同的指標。你可能希望擁有某種具有極高使用壽命的資料記錄儲存器，比如在 20 年都能實時獲取資料，這就要求它必須具有某些特徵。快閃記憶體可能必須在惡劣的環境下儲存程式碼並實現安全功能。因此，在這些邊緣網路裝置中將要有不同的組合。而且，如果可以在邊緣節點上嵌入一些機器學習功能，可以在邊緣進行大量的實時處理和決策，並根據需要決定哪些資料需要傳送到雲端，這是一個需要考慮多個因素的複雜問題。”

複雜性還增加了跟蹤這些設計中使用的所有 IP 的問題。“我們肯定會看到半導體 IP 供應商的吸引力更大。”ClioSoft 的營銷主管 Simon Rance 說。“他們對此擔憂已有 10 年了，這種擔憂正在不斷增加和升級。這始於智慧財產權的使用，尤其是法律協議。對於較大的 IP 公司而言，高階 IP 成本很高，許多公司購買使用許可。問題在於 IP 提供商無法對其進行監管，它具有法律約束力，但他們不知道其 IP 是否已用於多個設計中。較大的公司不想從 IP 提供商那裡購買 IP 並違反這些法律協議。晶片設計師不知道公司是否是一次性許可證。我們看到檔案伺服器上擁有許多 IP。我們一直在解決缺少管理的問題。”

結論

晶片的複雜性的增加已經有一段時間，但是在很大程度上，它被摩爾定律的經濟學所控制。隨著最先進節點的成本變化，晶片架構師正在創造更多選擇，以極大地提高效能並優化每瓦效能。儘管這具有創造力並催生了許多新的選擇，但是定製的數量以及不斷增長的晶片尺寸和複雜性也使得用當今的 EDA 工具面臨更大的挑戰。

Ansys 的 Goldman 說：“我們遵循摩爾定律已有 50 多年的歷史，而這全都與半導體有關。但是，要設計晶片，需要支援它的 EDA。如今，我們有了很大的創新。但是現在我們看到了指數式創新，未知的數量也隨之增加。”

應對這些指數級變化將是當下十年的重大挑戰，它將定義如何設計，製造和測試高階晶片，以及它們在整個預期壽命中的效能。