北京時間 12 月 13 日早間訊息，據報道，美國電腦晶片巨頭英特爾旗下的“元件研究集團”對外公佈了多項新技術，據稱可以在未來十年幫助英特爾晶片不斷縮小尺寸、提升效能，其中的一些技術準備將不同晶片進行堆疊處理。

在美國舊金山舉辦的一次國際半導體會議上，該團隊通過多篇論文公佈了上述新技術。

過去幾年，在製造更小、更快速的晶片方面（所謂“X 奈米晶片”），英特爾輸給了中國臺灣的臺積電和韓國三星電子兩大對手；如今，英特爾正在千方百計重新贏得晶片製造領域的領導者地位。

此前，帕特・基辛格（Pat Gelsinger）擔任英特爾執行長之後，推出一系列在 2025 年重新贏得優勢地位的商業發展規劃。而這一次該公司技術團隊推出了一系列“技術性武器”，幫助英特爾在 2025 年後一直保持技術優勢。

據報道，傳統的晶片製造都是在二維方向上，在特定面積內整合更多電晶體。英特爾技術團隊提出了一個新的技術突破方向，那就是在三維方向上堆疊“小晶片”（或“晶片瓦”），從而在單位體積內整合更強大的電晶體和計算能力。該公司展示的技術顯示，可以在相互疊加的小晶片上實現十倍於傳統數量的通訊連線管道，這也意味著未來小晶片一個疊加在另外一個“身上”的空間很廣闊。

半導體上最重要、最基本的元件是電晶體，它們相當於一個開關，代表數字邏輯體系的“1”或“0”狀態。英特爾在這次大會上公佈的一項可能是最重要的研究成果，正好展示了一種相互堆疊電晶體的新技術。

英特爾技術團隊表示，通過電晶體堆疊技術，可以使得在單位尺寸內整合的電晶體數量增長三成到五成。單位面積的電晶體數量越多，半導體的效能也就越強大，這正是全球半導體行業在過去 50 多年時間裡不斷髮展的最重要原因和規律。

在接受新聞界採訪時，英特爾“元件研究集團”總監兼高階工程師保羅・費舍爾（Paul Fischer）表示，通過把半導體零元件一個堆疊在另外一個身上，英特爾技術團隊可節省晶片空間，“我們正減少晶片內部連線通道的長度，從而節省能耗，這樣不僅提高晶片成本效益，更能增強晶片效能。”