蘋果兩個 M1 Max 晶片“拼裝”M1 Ultra 的技術祕方，在專利裡找到了
編者注：蘋果於 3 月 9 日公佈其迄今最強自研電腦晶片 M1 Ultra，它將兩個 M1 Max 晶片拼在一起，使得晶片各項硬體指標直接翻倍，這背後的關鍵技術即是蘋果創新定製的封裝架構 UltraFusion。千芯科技董事長陳巍通過分析蘋果公司與其晶片代工廠臺積電的專利和論文，對這一先進封裝技術進行解讀。
2022 年 3 月，蘋果又一次觸動了晶片界的遊戲規則。蘋果釋出的 M1 Ultra 晶片，是迄今為止該公司最強大的晶片，卻是一個“拼裝貨”。儘管很多計算晶片已採用 Chiplet（芯粒）技術提升效能，但“拼裝貨”M1 Ultra 的效能還是讓 PC 界震撼了。
M1 Ultra 支援高達 128GB 的高頻寬、低延遲統一記憶體，支援 20 個 CPU 核心、64 個 GPU 核心和 32 核神經網路引擎，每秒可執行高達 22 萬億次運算，提供的 GPU 效能是蘋果 M1 晶片的 8 倍，提供的 GPU 效能比最新的 16 核 PC 桌上型電腦還高 90%。
蘋果的新 M1 Ultra 晶片“拼裝”效能之所以成為可能，要歸功於其 UltraFusion 架構。其實，UltraFusion 功能早已內置於之前釋出的蘋果 M1 Max 晶片中，但直到 3 月的蘋果 Peek Performance 活動才被明確提出。
▲ 蘋果公司 M1Ultra 的 UltraFusion 架構
M1Ultra 晶片的 UltraFusion 架構使用矽中介層（SiliconInterposer）和微型凸塊（Micro-Bump），將晶片連線到超過 10,000 個訊號。
該技術提供 2.5TB / s 的超高處理器間頻寬，以及低延遲。這一效能是其他多晶片互連技術頻寬的 4 倍多。這個速率頻寬也明顯領先於英特爾、AMD、Arm、臺積電和三星等眾多行業巨頭組成的通用芯粒互連聯盟（UCIe）當前的效能。
▲ 英特爾等巨頭主推的 UCIe
根據蘋果公司和臺積電已發表的專利和論文，我們從 2.5D / 3D 互連和技術層面解析 UltraFusion 封裝架構。
01. 晶片封裝走向 2.5D / 3D 互連
按摩爾定律描述，晶片上的電晶體數量每 24 個月翻一番。這對於 CPU、GPU、FPGA 和 DSA 依然適用。
▲ 晶片電晶體數量逐漸增長（Y. H. Chen etal.,2020）
隨著晶片算力呈指數級增長，晶片尺寸逐漸超出光刻掩模版尺寸，系統級封裝（System on Package，SoP），特別是 Chiplet 技術，成為維持摩爾定律，超越掩模版限制的有效方式。（Y. H. Chen et al., 2020）
圖靈獎得主姚期智院士也非常重視 Chiplet 技術，在 2020 年指導成立了中國自己的 Chiplet 產業聯盟，該聯盟與北極雄芯共同為國內設計企業提供 Chiplet 交流合作的平臺和高性價的解決方案。
▲ 高性價比的 Chiplet 方案（北極雄芯 / 中國 Chiplet 產業聯盟提供）
通過快速發展的片間互連技術和封裝技術，摩爾定律從單獨的電晶體縮放（摩爾定律 1.0）演變為系統級縮放（被業界戲稱為摩爾定律 2.0）。
▲ 片間互連技術逐年快速發展（Y. H. Chen etal.,2020）
封裝從 2D（二維）逐漸發展到 2.5D 和 3D。積體電路從擴大面積和立體發展兩條路來提升整體效能。
▲ 封裝從 2D（二維）逐漸發展到 2.5D 和 3D（Kuo-Chung Yeeetal., 2020）
02. 從蘋果臺積電專利論文，解析 UltraFusion 架構
從 M1 Ultra 釋出的 UltraFusion 圖示，以及蘋果及其代工廠（臺積電）的公開專利和論文來看，UltraFusion 應是基於臺積電第五代 CoWoS Chiplet 技術的互連架構。
▲ 蘋果公司 Chiplet 專利與 M1Ultra（參考專利 US 20220013504A1）
Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一種基於 TSV 的多晶片整合技術，被廣泛應用於高效能運算（HPC）和人工智慧（AI）加速器領域。
隨著 CoWoS 的進步，可製造的中介層（Interposer）面積穩步增加，從一個全掩模版尺寸（大約 830mm2）到兩個掩模版尺寸（大約 1700mm2）。中介層的面積決定了最大的封裝後的晶片的面積。
第 5 代 CoWoS-S（CoWoS-S5）達到了大至三個全光罩尺寸（~2500mm2）的水平。通過雙路光刻拼接方法，該技術的矽中介層可容納 1200mm2 的多個邏輯芯粒和八個 HBM（高頻寬記憶體）堆疊。芯粒與矽中介層的採用面對面（Face to Face，互連層與互連層對接）的連線方式。
▲ CoWoS 技術所能承載的總芯片面積逐漸增大（P. K. Huang 2021）
在 UltraFusion 技術中，通過使用裸片縫合（Die Stitching）技術，可將 4 個掩模版拼接來擴大中介層的面積。在這種方法中，4 個掩模被同時曝光，並在單個晶片中生成四個縫合的“邊緣”。
▲ UltraFusion 架構互連技術（單層與多層，參考專利 US 20220013504A1 / US 20210217702A1）
根據蘋果公司的專利顯示，在這一技術中，片間互連可以是單層金屬，也可以是多層金屬。（US 20220013504A1 / US 20210217702A1）
03. 六大技術特別優化
UltraFusion 不僅僅是簡單的物理連線結構。在這一封裝架構中，有幾項特別優化過的技術。（P. K. Huang 2021）
1）低 RC 互連
在 UltraFusion 中，有新的低 RC（電容 x 電阻 = 傳輸延遲）金屬層，以在毫米互連尺度上提供更好的片間訊號完整性。
與多晶片模組（MCM）等其他封裝解決方案相比，UltraFusion 的中介層在邏輯芯粒之間或邏輯芯粒和儲存器堆疊之間提供密集且短的金屬互連。片間完整性更好，且能耗更低，並能以更高的時鐘速率執行。這種新的中介層互連方案將走線電阻和通孔電阻降低了 50% 以上。
▲ 跨中介層傳輸的互連功耗控制（US 20210217702A1）
2）互連功耗控制
蘋果的專利顯示，UltraFusion 使用了可關閉的緩衝器（Buffuer），進行互連緩衝器的功耗控制，有效降低暫停的互連線的能耗。
3）優化 TSV
高縱橫比的矽通孔（TSV）是矽中介層技術另一個非常關鍵的部分。UltraFusion / CoWoS-S5 重新設計了 TSV，優化了傳輸特性，以適合高速 SerDes 傳輸。
4）整合在中介層的電容（iCAP）
UltraFusion 在中介層集成了深溝槽電容器（iCap），幫助提升晶片的電源完整性。整合在中介層的電容密度超過 300nF / mm2，幫助各芯粒和訊號互連享有更穩定的供電。
5）新的熱介面材料
UltraFusion 通過整合在 CoWoS-S5 中的新型非凝膠型熱介面材料（TIM），熱導率 > 20W / K，覆蓋率達到 100%，為各個高算力芯粒提供更好的散熱支援，從而增強整體散熱。
▲ 通過 Die-Stitching 提高良率並降低成本（US20220013504A1）
6）通過 Die-Stitching 技術有效提升封裝良率降低成本
UltraFusion 中，僅將 KGD（KnownGoodDie）進行鍵合，這樣避免了傳統的 WoW（WaferonWafer）或 CoW（ChiponWafer）中失效的芯粒被封裝的問題，進而提升封裝後的良率，降低了整體的平均成本。（壞的晶片越少，在固定的流片和研發費用前提下，單晶片平均成本就越低）
04. 結語：為更強算力晶片提供想象空間
本文中，我們從蘋果公司和臺積電的專利和論文出發，對 UltraFusion 技術進行了初步的解析。
UltraFusion 充分結合了封裝互連技術、半導體制造和電路設計技術，為整合面積更大、效能更高的算力晶片提供了巨大的想象空間，為計算架構的發展提供了非常好的助力和參照。