眾所周知，Verilog提供了5中表示延遲的語句：

1 (#5) a = b;// blocking assignment with LHS··············1
2 
3 a = (#5) b;// blocking assignment with RHS··············2
 

4 
5 (#5) a <= b;// non-blocking assignment with LHS·········3
6 
7 a <= (#5) b;// non-blocking assignment with RHS·········4
8 
9 assign (#5) a = b;// continuous assignment with LHS·····5
 

　　連續賦值沒有RHS。

　　1.生成右邊的結果，暫存，等待5個時鐘單位，再把結果賦值給a。等待期間b的任何變化不起作用。在tb裡面常用，例如生成時鐘。不能用來模擬任何器件特性。

　　2.右側的值等待5個時間單位賦值給左邊，b的任何變化都會生效，只是有5個時間單位的延遲。可以用來模擬組合邏輯傳輸延遲。

　　3.和1沒有實質區別。

　　4.右側的值等待5個時間單位賦值給左邊，不過是用來模擬FF傳輸延遲，C到Q端。

　　5.組合邏輯慣性延遲（電容濾波效果）。