1、結構：MMCM和PLL

　　mixed-mode clock manager (MMCM)，phase-locked loop (PLL)

　　這兩種primitive架構不同，MMCM實現更復雜一些，具有更多的features。

　　MMCM可以實現Spread Spectrum和差分輸出，最多可以出7個clock，PLL最多6個。倍頻分頻的方式也不同。

2、動態配置：Dynamic Reconfig

　　允許user通過控制接口改變clock

3、配置接口：AXI4Lite和DRP

　　控制接口可以是AXI總線的，也可以是廠家的DRP接口。根據邏輯設計需要選擇。

　　dynamic reconfiguration port (DRP)

4、其他Options

　　a、Phase Duty Cycle Config

　　　　相位和占比也可以配置，代價是資源占用成倍增加。

　　b、Write DRP registers

　　　　相當於用AXI接口直接控制DRP的寄存器，主要優點是在接口這塊可以不使用DSP資源。

但是也會缺少一些可選配置，同時偏移地址不同。比如AXI-0x200位置對主頻的重新配置，在DRP-0x300中就沒有。

對clkout的三項配置都一樣。

reg配置完成了，往使能寄存器中寫0x03，讓配置生效。

我的需求：通過ps動態配置，頻率檔位越細越好，占比可變，但同時也希望資源占用盡量少點。

所以選擇：PLL、DynamicReconfig、AXI4Lite、Phase Duty Cycle Config。

【vivado】clocking wizard 時鐘配置