Xilinx Virtex-5 FPGA根據不同型號分別有1、2、6個時鐘管理片（Clock Management Tile，CMT），每個CMT由一個PLL和兩個DCM組成。CMT包含專有路由來連線同一個CMT中的DCM和PLL，使用專有路由可以改進時鐘路徑。CMT如下圖：

下圖顯示了中心列資源簡化檢視：

在XC5VFX200T中，有6個CMT，Top Half和Bottom Half各3個。

Bottom half:

DCM_ADV_X0Y0, DCM_ADV_X0Y1, PLL_ADV_X0Y0

DCM_ADV_X0Y2, DCM_ADV_X0Y3, PLL_ADV_X0Y1

DCM_ADV_X0Y4, DCM_ADV_X0Y5, PLL_ADV_X0Y2

Top half:

DCM_ADV_X0Y6, DCM_ADV_X0Y7, PLL_ADV_X0Y3

DCM_ADV_X0Y8, DCM_ADV_X0Y9, PLL_ADV_X0Y4

DCM_ADV_X0Y10, DCM_ADV_X0Y11, PLL_ADV_X0Y5