8位資料的奇偶校驗verilog程式_zt
阿新 • • 發佈:2018-12-11
利用Verilog語言實現對一個8位資料進行奇偶檢驗,具體方法如下, 實現奇偶檢驗的演算法就是,如果是偶校驗,只要將該8位資料第一位和第二位進行異或,然後將得到的結果和第三位異或,依次下去,直到和第七位異或, 這樣得到的最後結果,就是偶校驗位;如果是奇校驗,將上面的偶校驗位取反即可。下面的一段小程式就是實現該功能的程式碼。 module modelsim_test (even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit = ^a; assign odd_bit = ~even_bit; endmodule 然後利用modelsim測試一下得到波形如下圖。