[文獻名] J. P. Ellul and M. . Copeland, “MOS capacitor pull-up circuits for high-speed dynamic logic,” IEEE Journal of Solid-State Circuits, vol. 10, no. 5, pp. 298–307, Oct. 1975.

[相關觀點]

(1)基礎反相器，如下圖所示：

傳統的反相器負載由電阻組成，在這裡利用電容CL作為負載，CO代表了除CL以外的輸出電容，當輸入訊號變化時，由CL和CO的分壓將會引起結點D電壓的變動，當輸入為邏輯1時，電晶體到地的通路開啟，其延遲由兩隻電容器決定，因此此時輸出為邏輯0，當輸入為0且時鐘沿到來，時鐘為兩隻電容充電，其D輸出電壓由兩隻電容大小的比例所決定。同時這個電路也可以使用有重疊的時鐘來驅動。

通過這個電路的設計可以防止存在有靜態電流的通路，但是需要製作電容器，這對VLSI來說不實際。

[文獻名] T. Masuhara, M. Nagata, and N. Hashimoto, “A high-performance N-channel MOS-LSI using depletion-type load elements,” in Solid-State Circuits Conference. Digest of Technical Papers. 1971 IEEE International, 1971, vol. XIV, pp. 12–13.

[相關觀點]

E/D NMOS反相器特性如下圖所示：

利用耗盡型和增強型NMOS管進行反相器設計有如下優點：

1.截斷時其輸出電壓等於供電電壓；

2.為了獲得更好的噪聲容限曲線，可以利用公式對寬長比進行調整；

3.這是一個無比邏輯，在面積密度上對比傳統有比電路有優勢。另外還具有以下優勢：單供電軌，上拉至VDD的能力比增強型的負載強，也比P管負責要強這是因為

1.利用了耗盡型負載形成了一個恆流源；

2.NMOS原生的高電子遷移率；

[文獻名] M. Furuie, B.-Y. Song, Y. Yoshida, T. Onoye, and I. Shirawaka, “Layout generation of array cell for NMOS 4-phase dynamic logic,” in Design Automation Conference, 2000. Proceedings of the ASP-DAC 2000. Asia and South Pacific, 2000, pp. 529–532.

[相關觀點]

(1)引言：CMOS在時下應用廣泛，其結構為NMOS和PMOS在VDD和VSS之間進行串接，因此，當輸入的訊號交變時，就會有一個短路電流從VDD流到VSS，其功耗也伴隨著時鐘的頻率所增大。傳輸管邏輯被看作是一個解決上述的方案，但是缺乏對微型化和低電壓下的魯棒性。

下圖是四相NMOS邏輯的拓撲，對於4相NMOS邏輯來說有以下優點：消除了短路電流，擁有較小的電容負載，較小的電晶體數目，無比邏輯電晶體版圖。

對於型別1來說，當PH1到來時進行求值操作，若邏輯塊導通，則輸出電荷經下拉網路到地，輸出電壓為0。當PH3到來後，PH1已關閉，下拉網路關閉，PH3時鐘通過上拉網路對輸出結點充電，預充電為高電平。

對於型別2來說，當在第一個相位時鐘時，ph1和ph12同時為高，下拉網路截斷，ph1通過上拉管對結點進行充電，在第二關相位時鐘時,ph1變低，ph12仍然為高，若邏輯塊導通，就輸出電荷經下拉網路到地，否則維持高電平。

動態邏輯雖然有著功耗小，消耗電晶體數目小的優點，但是其電荷重分佈問題依然有可能使其邏輯失效。

[文獻名] A. K. Mrunal, M. A. Shirasgaonkar, and R. Patrikar, “Stacked Active Loads For Low Power, High Speed GaAs Digital Circuits (SALFL),” in IEEE Asia Pacific Conference on Circuits and Systems, 2006. APCCAS 2006, 2006, pp. 1488–1491.

[相關觀點]

 (1)引言：砷化鎵器件對比傳統矽工藝有著無與倫比的速度優勢，矽工藝在室溫下的電子遷移率大約是1400cm2/V·S，而鎵可以達到8800cm2/V·S，這表示砷化鎵設計更適用於高速電路例如射頻收發器，儲存器等。但是存在一個問題，雖然鎵的電子遷移率很高但是空穴遷移率比矽工藝還要低，由於兩者間落差太大，互補拓撲將不能充分發揮其效能，需要尋求新的電路設計。

若只用NMOS管進行設計，則會出現高功耗和大電流的問題。對於被動元件電阻有擴散，電荷注入方法等；薄膜電阻的密度比較低，且他們受工藝和溫度的影響比較大，因此有源負載在設計中相當重要。

儘管前人對於單極電路已經設計出BFL和DCFL兩種拓撲，其低功耗效能還有待提高。最近，基於行動式系統的需要相當強烈，低功耗效能已經在設計中相當重要。

(2)SALFL的運作：耗盡型下的電晶體可以看做是一個電流源，其電流和電阻由以下公式表出：

當以單個電晶體連線至VDD與地時，其I-V(供電)曲線為一平方律曲線如下圖所示：

利用兩隻管進行上下串接後，如下圖所示：

單管的Vds產生變化，新的Vds會小於供電軌VDD，因此其電流需要重新計算：

電晶體經串接後，電流有所減少。另外，這種串接方式還有一個優點，就是由於負載管的等效電阻增大，因此在驅動管導通時其低電平電壓能有所下降，能提供更好的噪聲容限。總結來說，這種疊加耗盡型NMOS管的設計利用了電晶體中關於Vds的二級效應，當Vds有所減少，則電流會有所減少，但其前端還存在一個1的係數相乘，因此只能部分地解決功耗問題。

[文獻名] T.-C. Huang and K.-T. Cheng, “Design for Low Power and Reliable Flexible Electronics: Self-Tunable Cell-Library Design,” Journal of Display Technology, vol. 5, no. 6, pp. 206–215, Jun. 2009.

[相關觀點]

(1)引言：柔性電子的應用包括：RFID，生物感測器，無線電力，電子面板，電子紙，柔性顯示。其相對於矽工藝的優勢：低製造成本，廉價的柔性襯底例如塑料。對於TFT的主要技術挑戰是缺少互補器件，長時間穩定性較差，需要高壓供電。

(2)前人的工作：1.零點連線的缺點：非對稱的轉移曲線造成的低噪聲容限，較慢的開關速度，需要常開的TFT，有比邏輯。2.帶有電平位移和二極體連線的反相器：如下圖所示：

缺點包括：由於電平位移而造成的更大功耗，附加的VSS供電和更復雜的電路，非全擺幅，輸出電壓取決於電晶體寬度比。

(3)偽CMOS反相器：為了利用柔性電子獲得更好的魯棒性和低功耗的數位電路，一個理想的元件庫應有以下特性：1.低供電電壓 2.高噪聲容限 3.高開關速度 4.後加工可調性 5.柔性襯底相容度。偽CMOS反相器的設計如下：

當輸入訊號為0時，M4和MDN都會關斷，而VIM會被上拉至Vss-|VTH|。MUN會被導通，而輸出會被上拉至VSS-2|VTH|。為了獲得軌到軌的效能，Vss可以設定到比VDD高兩個閾值電壓。而當輸入為高時，M4，MDN導通，VIM處於一個下拉電壓使MUN截止。

在其5階環形振盪器的功耗評測中，在VDD小於8V時，偽CMOS消耗的功率比兩管零點連線要低，在大於8V後，零點連線的功耗指標最好。

[文獻名] H. Yin, S. Kim, J. Park, I. Song, S.-W. Kim, J. Hur, S. Park, S. Jeon, and C. J. Kim, “High performance low voltage amorphous oxide TFT Enhancement/Depletion inverter through uni-/bi-layer channel hybrid integration,” in Electron Devices Meeting (IEDM), 2009 IEEE International, 2009, pp. 1–4.

[相關觀點]

(1)引言：對於大規模邏輯電路的整合來說，高效能表現的TFT反相器是其基石。前人已經在器件級開發出很多P型器件，但是其製作出的電路效能相當差。

(2)結構和整合：基於一般的器件和電路理論分析，E/D結構中的Vth應該被限制以獲得最好的電路應用。基於矽的電晶體通過注入離子能夠嚴格控制好Vth。在評測資料中，E/D架構的環形震盪器在5V的供電下功耗為20mW，而BST結構則需要90mW。

[文獻名] T.-C. Huang, K. Fukuda, C.-M. Lo, Y.-H. Yeh, T. Sekitani, T. Someya, and K.-T. Cheng, “Pseudo-CMOS: A Design Style for Low-Cost and Robust Flexible Electronics,” IEEE Transactions on Electron Devices, vol. 58, no. 1, pp. 141–150, Jan. 2011.

[相關觀點]

(1)前言：薄膜電晶體被認為是柔性電子的理想候選者，因為它有著在柔性上的低溫低成本相容性。對於列印方法，TFT效能經常會遭受制造過程的變化，偏置壓力影響，造成效能下滑和長期的非穩定性。

傳統的設計風格，例如二極體連線和電阻負載，有著高靜態電流和差的噪聲容限等問題，因為他們先天有著有比邏輯的特性。有些方法可以解決這些問題不過只對特定的電晶體使用例如耗盡型模式，雙柵，雙閾值電壓。

(2)前人的工作：NMOS邏輯曾經在PMOS管效能未成熟前一度流行。1.電平位移器和二極體連線的組合能夠調整VTRIP至VDD/2使VTC擁有最好的特性，且調整電壓VSS一般高於供電電壓VDD，這種設計，雖然比零點連線設計速度要快，但是也需要消耗更高功耗由於它有比邏輯的本質和一個下拉電流，在另一個方面來說，零點連線反相器擁有更低的功耗但是以速度慢，噪聲容限小作為代價。

(3)偽CMOS：偽E和偽D的設計如下：

其中，偽D電路由輸出管MUN、MDN，前級管M3、M4構成，在有機TFT的測試中，偽D在M4開啟時的靜態功耗為5.39nW，而CMOS為<1nW，因此兩種電路間依然存在差距。

[文獻名] S. Mishra and S. Bhanja, “Evaluation of circuit styles and VLSI logic designs of pentacene OTFTs,” in 2012 IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS), 2012, pp. 121–124.

[相關觀點]

(1)引言：指出時下關於有機VLSI的研究很多關注在器件特性，電路級的評測暫時還是很缺乏。

(2)前人的工作：主要總結了以下幾個設計的電路：1.電平位移二極體連線 2.偽CMOS 3.自舉反相器 4.雙柵 5.雙閾值。

(3)評測結果：在反相器方面，零點連線和偽D可以工作在超低功耗下而且能夠提供全擺幅。對比兩者，零點連線有著一個更低的延遲和較短的上升/下降時間。同樣的在NAND和NOR的評測中也可以看到零點連線和偽D具有低功耗的特性。在環形振盪器的評測中，零點連線和偽D同樣表現出對比其餘兩種二極體連線拓撲低功耗的特性。