reg     [1:0]   signal_r; 
//-----------------------------
 // 
 always @(posedge clk or negedge rst_n)begin 
     if(rst_n == 1'b0)begin 
         signal_r <= 2'b00; 
    end 
     else begin 
        signal_r <= {signal_r[0], signal_in};
    end
end

 assign  singal_posedge = ~signal_r[1] & signal_r[0];//檢測上升沿
 assign  singal_negedge = signal_r[1] & ~signal_r[0];//檢測下降沿
//記憶：上升沿之前是0，現在變成1，所以上個週期傳輸到的signal_r[1]是0所以取反。反之亦然。