FPGA在程式設計時需要使用verilog或VHDL語言，而一般不能使用C語言進行程式設計。但是，現在也有支援用C語言對FPGA進行程式設計的開發工具，在國內好像還沒有用C語言對FPGA進行程式設計的技術，國外有些公司專注於開發解決編譯器這方面問題，目的讓其能夠達到用C語言替代VHDL語言的目的。

        VHDL——（Very high speed intergated circuit- Hardware Description Language）最初誕生於由美國國防部所支援的研究計劃，目的是為了把電子電路的設計意義以文字或檔案的方式儲存下來。現已成為國際標準硬體描述語言。93年為IEEEll64標準，96年後改為IEEEl076．3標準，現為IEEE 1364-1995 標準。ABEL-HDL——美國DATA I/O公司

開發的邏輯設計語言，能支援布林代數、演算法狀態機（流程圖結構）和真值表；Verilog-HDL——原是美國Gateway Design Automation公司於20世紀80年代開發的邏輯模擬器Verilog-XL所使用的硬體描述語言。 一般來說， ABEL-HDL適合於簡單數字系統設計， Verilog-HDL比較適合於系統級(System)、演算法級(Algorithem)、暫存器傳輸級(RTL)、門級(Date)和開關級(Switch)的設計。而對於特別複雜(幾百萬門級以上)的系統級設計，則採用VHDL更合適。

        與其他的硬體描述語言相比，VHDL具有更強的行為描述能力；VHDL豐富的模擬語句和庫函式，使得在設計的早期就能查驗設計系統的功能可行性，藉助於相關模擬器隨時
可對設計進行模擬模擬；對於用VHDL完成的一個確定的設計，一般都可進行邏輯綜合和優化，並自動的把VHDL描述設計轉變成門級網表；VHDL語言支援電路描述由高層向低層的綜合變換，便於文件管理，且易於理解和設計的再利用；VHDL對設計的描述具有相對獨立性，設計者可以不懂硬體的結構，來實現最終的目標器件設計。