SDRAM,133MHz的應該沒有什麼大關係的，不過還是要做一下的。
差分時鐘控制在+-50mil以下，嚴格的差分走線；
控制信以及地址線要和時鐘線等長，線長不超過+-100mil.
至於資料線，沒有必要和時鐘線，地址線以及控制線等長。每８個bit也就是一個Byte及其對應的DQS，DQM為一組。
以３２位DDR2為例：
其實一共可以分為五個組來控制走線長度：
第一組：時鐘以及控制線，地址線，所有的走線等長，誤差在+-100mil之間，時鐘要求更高，該組走線長度不宜短於資料線長度。
第二組：Byte0（D0-D7）以及DQS0,DQM0為一組，要求等長，誤差在+-100mil之間，可適當放寬。
第三組：Byte1 (D8-D15）以及DQS1,DQM1為一組，要求等長，誤差在+-100mil之間，可適當放寬。_
第四組：Byte2（D16-D23）以及DQS2,DQM2為一組，要求等長，誤差在+-100mil之間，可適當放寬。