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創龍TMS320C6748開發板———裝置時鐘介紹1

       圖中PLLCTL[CLKMODE]用於選擇時鐘源的波形,如果時鐘源OSCIN為方波,選擇1;如果為正弦波,選擇0。選擇後的時鐘可以直接從AUXCLK引腳上看到。CIN訊號實際上仍然直接到達PREDIV進行預分頻,預分頻後得到慢速的時鐘,然後到PLL單元進行倍頻。倍頻後的訊號,根據需要再進行後分頻,得到需要的執行時鐘。這個基準時鐘分別送到多個分頻器(1~7),並進一步分配到DSP內部的各個硬體單元。為了更加方便與外設通訊,DSP的EMIFA介面還可以直接從PLL模組經過固定的4.5倍分頻得到時鐘訊號,提供還模組讀寫資料。以下是DSP內部各個硬體的時鐘來源:

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