[ip核][vivado]Block Menory Gennerator 學習
<劉東華的xilinx系列FPGA晶片IP核詳解>讀書摘錄：
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4.單埠ROM的模擬
值得注意的地方：1)busy訊號（高有效）在最初是低，隨後在rsta訊號（高有效）拉低後持續了一段時間才變低。
2）用於data輸出的douta訊號慢了addra一個時鐘週期。
參考資料： 1.使用matlab製作coe檔案 https://blog.csdn.net/yake827/article/details/42651829
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vivado使用自帶IP核和建立自己定義的IP核
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利用IP核設計高性能的計數器
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