CMOS與TTL電平的區別
阿新 • • 發佈：2019-02-02
3，電平轉換電路：
因為TTL和COMS的高低電平的值不一樣（ttl 5v<＝＝>cmos 3.3v），所以互相連線時需要電平的轉換
4，OC門，即集電極開路閘電路，OD門，即漏極開路閘電路，必須外界上拉電阻和電源才能將開關電平作為高低電平用。否則它一般只作為開關大電壓和大電流負載，所以又叫做驅動閘電路。
5，TTL和COMS電路比較：
1）TTL電路是電流控制器件，而coms電路是電壓控制器件。
2）TTL電路的速度快，傳輸延遲時間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時間長(25-50ns),但功耗低。COMS電路本身的功耗與輸入訊號的脈衝頻率有關，頻率越高，晶片集越熱，這是正常現象。
3）COMS電路的鎖定效應：
COMS電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應就是鎖定效應。當產生鎖定效應時，COMS的內部電流能達到40mA以上，很容易燒燬晶片。
防禦措施：
1）在輸入端和輸出端加鉗位電路，使輸入和輸出不超過規定電壓。
2）晶片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。
3）在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。
4）當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟COMS電路得電源，再開啟輸入訊號和負載的電源；關閉時，先關閉輸入訊號和負載的電源，再關閉COMS電路的電源。
6，COMS電路的使用注意事項
1）COMS電路時電壓控制器件，它的輸入總抗很大，對干擾訊號的捕捉能力很強。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個恆定的電平。
2）輸入端接低內阻的訊號源時，要在輸入端和訊號源之間要串聯限流電阻，使輸入的電流限制在1mA之內。
3）當接長訊號傳輸線時，在COMS電路端接匹配電阻。
4）當輸入端接大電容時，應該在輸入端和電容間接保護電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。
5）COMS的輸入電流超過1mA，就有可能燒壞COMS。
7，TTL閘電路中輸入端負載特性（輸入端帶電阻特殊情況的處理）：
1）懸空時相當於輸入端接高電平。因為這時可以看作是輸入端接一個無窮大的電阻。
2）在閘電路輸入端串聯10K電阻後再輸入低電平，輸入端出呈現的是高電平而不是低電平。因為由TTL閘電路的輸入端負載特性可知，只有在輸入端接的串聯電阻小於910歐時，它輸入來的低電平訊號才能被閘電路識別出來，串聯電阻再大的話輸入端就一直呈現高電平。這個一定要注意。COMS閘電路就不用考慮這些了。
8，TTL電路有集電極開路OC門，MOS管也有和集電極對應的漏極開路的OD門，它的輸出就叫做開漏輸出。OC門在截止時有漏電流輸出，那就是漏電流，為什麼有漏電流呢？那是因為當三極體截止的時候，它的基極電流約等於0，但是並不是真正的為0，經過三極體的集電極的電流也就不是真正的0，而是約0。而這個就是漏電流。開漏輸出：OC門的輸出就是開漏輸出；OD門的輸出也是開漏輸出。它可以吸收很大的電流，但是不能向外輸出的電流。所以，為了能輸入和輸出電流，它使用的時候要跟電源和上拉電阻一齊用。OD門一般作為輸出緩衝/驅動器、電平轉換器以及滿足吸收大負載電流的需要。
9，什麼叫做圖騰柱，它與開漏電路有什麼區別？
TTL積體電路中，輸出有接上拉三極體的輸出叫做圖騰柱輸出，沒有的叫做OC門。因為TTL就是一個三級關，圖騰柱也就是兩個三級管推輓相連。所以推輓就是圖騰。一般圖騰式輸出，高電平400UA，低電平8MA
要了解邏輯電平的內容，首先要知道以下幾個概念的含義：
1：輸入高電平（Vih）： 保證邏輯閘的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於Vih時，則認為輸入電平為高電平。
2：輸入低電平（Vil）：保證邏輯閘的輸入為低電平時所允許的最大輸入低電平，當輸入電平低於Vil時，則認為輸入電平為低電平。
3：輸出高電平（Voh）：保證邏輯閘的輸出為高電平時的輸出電平的最小值，邏輯閘的輸出為高電平時的電平值都必須大於此Voh。
4：輸出低電平（Vol）：保證邏輯閘的輸出為低電平時的輸出電平的最大值，邏輯閘的輸出為低電平時的電平值都必須小於此Vol。
5：閥值電平(Vt)：數位電路晶片都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個界於Vil、Vih之間的電壓值，對於CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸出，則必須要求輸入高電平> Vih，輸入低電平
對於一般的邏輯電平，以上引數的關係如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：邏輯閘輸出為高電平時的負載電流（為拉電流）。
7：Iol：邏輯閘輸出為低電平時的負載電流（為灌電流）。
8：Iih：邏輯閘輸入為高電平時的電流（為灌電流）。
9：Iil：邏輯閘輸入為低電平時的電流（為拉電流）。
閘電路輸出極在整合單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發射極開路（OE），使用時應審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。對於集電極開路（OC）門，其上拉電阻阻值RL應滿足下面條件：
（1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：線與的開路門數；m：被驅動的輸入端數。
常用的邏輯電平
·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
·3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。
·低電壓的邏輯電平還有2.5V和1.8V兩種。
·ECL/PECL和LVDS是差分輸入輸出。
·RS-422/485和RS-232是串列埠的介面標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。
TTL和CMOS的邏輯電平關係
圖2－1：TTL和CMOS的邏輯電平圖
上圖為5V TTL邏輯電平、5V CMOS邏輯電平、LVTTL邏輯電平和LVCMOS邏輯電平的示意圖。
5V TTL邏輯電平和5V CMOS邏輯電平是很通用的邏輯電平，注意他們的輸入輸出電平差別較大，在互連時要特別注意。
另外5V CMOS器件的邏輯電平引數與供電電壓有一定關係，一般情況下，Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪聲容限較TTL電平高。
JEDEC組織在定義3.3V的邏輯電平標準時，定義了LVTTL和LVCMOS邏輯電平標準。
LVTTL邏輯電平標準的輸入輸出電平與5V TTL邏輯電平標準的輸入輸出電平很接近，從而給它們之間的互連帶來了方便。 LVTTL邏輯電平定義的工作電壓範圍是3.0－3.6V。
LVCMOS邏輯電平標準是從5V CMOS邏輯電平關注移植過來的，所以它的Vih、Vil和Voh、Vol與工作電壓有關，其值如上圖所示。LVCMOS邏輯電平定義的工作電壓範圍是2.7－3.6V。
5V 的CMOS邏輯器件工作於3.3V時，其輸入輸出邏輯電平即為LVCMOS邏輯電平，它的Vih大約為0.7×VCC＝2.31V左右，由於此電平與 LVTTL的Voh（2.4V）之間的電壓差太小，使邏輯器件工作不穩定性增加，所以一般不推薦使用5V CMOS器件工作於3.3V電壓的工作方式。由於相同的原因，使用LVCMOS輸入電平引數的3.3V邏輯器件也很少。
JEDEC組織為了加強在3.3V上各種邏輯器件的互連和3.3V與5V邏輯器件的互連，在參考LVCMOS和LVTTL邏輯電平標準的基礎上，又定義了一種標準，其名稱即為3.3V邏輯電平標準，其引數如下：
圖2－2：低電壓邏輯電平標準
從上圖可以看出，3.3V邏輯電平標準的引數其實和LVTTL邏輯電平標準的引數差別不大，只是它定義的Vol可以很低（0.2V），另外，它還定義了其Voh最高可以到VCC-0.2V，所以3.3V邏輯電平標準可以包容LVCMOS的輸出電平。在實際使用當中，對LVTTL標準和 3.3V邏輯電平標準並不太區分，某些地方用LVTTL電平標準來替代3.3V邏輯電平標準，一般是可以的。
JEDEC組織還定義了2.5V邏輯電平標準，如上圖所示。另外，還有一種2.5V CMOS邏輯電平標準，它與上圖的2.5V邏輯電平標準差別不大，可相容。
低電壓的邏輯電平還有1.8V、1.5V、1.2V的邏輯電平。
TTL和CMOS邏輯器件
邏輯器件的分類方法有很多，下面以邏輯器件的功能、工藝特點和邏輯電平等方法來進行簡單描述。
TTL和CMOS器件的功能分類
按功能進行劃分，邏輯器件可以大概分為以下幾類： 閘電路和反相器、選擇器、譯碼器、計數器、暫存器、觸發器、鎖存器、緩衝驅動器、收發器、匯流排開關、背板驅動器等。
1：閘電路和反相器
邏輯閘主要有與門74X08、與非門74X00、或門74X32、或非門74X02、異或門74X86、反相器74X04等。
2：選擇器
選擇器主要有2-1、4-1、8-1選擇器74X157、74X153、74X151等。
3： 編/譯碼器
編/譯碼器主要有2/4、3/8和4/16譯碼器74X139、74X138、74X154等。
4：計數器
計數器主要有同步計數器74X161和非同步計數器74X393等。
5：暫存器
暫存器主要有串-並移位暫存器74X164和並-串暫存器74X165等。
6：觸發器
觸發器主要有J-K觸發器、帶三態的D觸發器74X374、不帶三態的D觸發器74X74、施密特觸發器等。
7：鎖存器
鎖存器主要有D型鎖存器74X373、定址鎖存器74X259等。
8：緩衝驅動器
緩衝驅動器主要有帶反向的緩衝驅動器74X240和不帶反向的緩衝驅動器74X244等。
9：收發器
收發器主要有暫存器收發器74X543、通用收發器74X245、匯流排收發器等。
10：匯流排開關
匯流排開關主要包括匯流排交換和通用匯流排器件等。
11：背板驅動器
背板驅動器主要包括TTL或LVTTL電平與GTL/GTL+（GTLP）或BTL之間的電平轉換器件。
TTL和CMOS邏輯器件的工藝分類特點
按工藝特點進行劃分，邏輯器件可以分為Bipolar、CMOS、BiCMOS等工藝，其中包括器件系列有：
Bipolar（雙極）工藝的器件有： TTL、S、LS、AS、F、ALS。
CMOS工藝的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。
BiCMOS工藝的器件有： BCT、ABT、LVT、ALVT。
TTL和CMOS邏輯器件的電平分類特點
TTL和CMOS的電平主要有以下幾種：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤0.3*Vcc）、3.3V電平、2.5V電平等。
5V的邏輯器件
5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件
3.3V及以下的邏輯器件
包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。
具體情況可以參考下圖：
圖3－1：TI公司的邏輯器件示例圖
包含特殊功能的邏輯器件
A．匯流排保持功能（Bus hold）
由內部反饋電路保持輸入端最後的確定狀態，防止因輸入端浮空的不確定而導致器件振盪自激損壞；輸入端無需外接上拉或下拉電阻，節省PCB空間，降低了器件成本開銷和功耗，見圖6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。命名特徵為附加了“H”如：74ABTH16244。
圖3－2：匯流排保持功能圖 圖3－3：序列阻尼電阻圖
B．串聯阻尼電阻（series damping resistors）
輸出端加入串聯阻尼電阻可以限流，有助於降低訊號上衝/下衝噪聲，消除線路振鈴，改善訊號質量。如圖6－4所示。具有此特徵的ABT、LVC、LVT、 ALVC系列器件在命名中加入了“2”或“R”以示區別，如ABT162245，ALVCHR162245。對於單向驅動器件，串聯電阻加在其輸出端，命名如SN74LVC2244；對於雙向的收發器件，串聯電阻加在兩邊的輸出端，命名如SN74LVCR2245。
C．上電/掉電三態（PU3S，Power up/power down 3-state）
即熱拔插效能。上電/掉電時器件輸出端為三態，Vcc閥值為2.1V；應用於熱拔插器件/板卡產品，確保拔插狀態時輸出資料的完整性。多數ABT、LVC、LVT、LVTH系列器件有此特徵。
D．ABT 器件（Advanced BiCMOS Technology）
結合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高輸入阻抗特性和雙極性器件(Bipolar，如TTL、LS、AS、ALS)輸出驅動能力強的特點。包括ABT、LVT、ALVT等系列器件，應用於低電壓，低靜態功耗環境。
E．Vcc/GND對稱分佈
16位Widebus器件的重要特徵，對稱配置引腳，有利於改善噪聲效能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特徵。
F．分離軌器件（Split-rail）
即雙電源器件，具有兩種電源輸入引腳VccA和VccB，可分別接5V或3.3V電源電壓。如ALVC164245、LVC4245等，命名特徵為附加了“4”。
邏輯器件的使用指南
1：多餘不用輸入管腳的處理
在多數情況下，積體電路晶片的管腳不會全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管腳，但實際上通常不會全部使用，這樣就會存在懸空端子。所有數字邏輯器件的無用端子必須連線到一個高電平或低電平，以防止電流漂移（具有匯流排保持功能的器件無需處理不用輸入管腳）。究竟上拉還是下拉由實際器件在何種方式下功耗最低確定。 244、16244經測試在接高電平時靜態功耗較小，而接地時靜態功耗較大，故建議其無用端子處理以通過電阻接電源為好，電阻值推薦為1～10K。
2：選擇板內驅動器件的驅動能力，速度，不能盲目追求大驅動能力和高速的器件，應該選擇能夠滿足設計要求，同時有一定的餘量的器件，這樣可以減少訊號過沖，改善訊號質量。並且在設計時必須考慮訊號匹配。
3：在對驅動能力和速度要求較高的場合，如高速匯流排型訊號線，可使用ABT、LVT系列。板間介面選擇ABT16244/245或LVTH16244 /245，並在母板兩端匹配，在不影響速度的條件下與母板介面儘量串阻，以抑制過沖、保護器件，典型電阻值為10- 200Ω左右，另外，也可以使用並接二級管來進行處理，效果也不錯，如1N4148等（抗衝擊較好）。
4：在匯流排達到產生傳輸線效應的長度後，應考慮對傳輸線進行匹配，一般採用的方式有始端匹配、終端匹配等。
始端匹配是在晶片的輸出端串接電阻，目的是防止訊號畸變和地彈反射，特別當匯流排要透過接外掛時，尤其須做始端匹配。內部帶串聯阻尼電阻的器件相當於始端匹配，由於其阻值固定，無法根據實際情況進行調整，在多數場合對於改善訊號質量收效不大，故此不建議推薦使用。始端匹配推薦電阻值為10～51 Ω，在實際使用中可根據IBIS模型模擬仿真確定其具體值。
由於終端匹配網路加重了匯流排負載，所以不應該因為匹配而使Buffer的實際驅動電流大於驅動器件所能提供的最大Source、Sink電流值。
應選擇正確的終端匹配網路，使匯流排即使在沒有任何驅動源時，其線電壓仍能保持在穩定的高電平。
5：要注意高速驅動器件的電源濾波。如ABT、LVT系列晶片在佈線時，建議在晶片的四組電源引腳附近分別接0.1 μ或0.01 μ電容。
6：可程式設計器件任何電源引腳、地線引腳均不能懸空；在每個可程式設計器件的電源和地間要並接0.1uF的去耦電容，去耦電容儘量靠近電源引腳，並與地形成儘可能小的環路。
7：收發匯流排需有上拉電阻或上下拉電阻，保證匯流排浮空時能處於一個有效電平，以減小功耗和干擾。
8：373/374/273等器件為工作可靠，鎖存時鐘輸入建議串入10－200歐電阻。
9：時鐘、復位等引腳輸入往往要求較高電平，必要時可上拉電阻。
10：注意不同系列器件是否有帶電插拔功能及應用設計中的注意事項，在設計帶電插拔電路時請參考公司的《單板帶電插拔設計規範》。
11：注意電平介面的相容性。 選用器件時要注意電平訊號型別，對於有不同邏輯電平互連的情況，請遵守本規範的相應的章節的具體要求。
12： 在器件工作過程中，為保證器件安全執行，器件引腳上的電壓及電流應嚴格控制在器件手冊指定的範圍內。邏輯器件的工作電壓不要超出它所允許的範圍。
13：邏輯器件的輸入訊號不要超過它所能允許的電壓輸入範圍，不然可能會導致晶片效能下降甚至損壞邏輯器件。
14：對開關量輸入應串電阻，以避免過壓損壞。
15：對於帶有緩衝器的器件不要用於線性電路，如放大器。
TTL、CMOS器件的互連
器件的互連總則
在公司產品的某些單板上，有時需要在某些邏輯電平的器件之間進行互連。在不同邏輯電平器件之間進行互連時主要考慮以下幾點：
1：電平關係，必須保證在各自的電平範圍內工作，否則，不能滿足正常邏輯功能，嚴重時會燒燬晶片。
2：驅動能力，必須根據器件的特性引數仔細考慮，計算和試驗，否則很可能造成隱患，在電源波動，受到干擾時系統就會崩潰。
3：時延特性，在高速訊號進行邏輯電平轉換時，會帶來較大的延時，設計時一定要充分考慮其容限。
4：選用電平轉換邏輯晶片時應慎重考慮，反覆對比。通常邏輯電平轉換晶片為通用轉換晶片，可靠性高，設計方便，簡化了電路，但對於具體的設計電路一定要考慮以上三種情況，合理選用。
對於數位電路來說，各種器件所需的輸入電流、輸出驅動電流不同，為了驅動大電流器件、遠距離傳輸、同時驅動多個器件，都需要審查電流驅動能力：輸出電流應大於負載所需輸入電流；另一方面，TTL、CMOS、ECL等輸入、輸出電平標準不一致，同時採用上述多種器件時應考慮電平之間的轉換問題。
我們在電路設計中經常遇到不同的邏輯電平之間的互連，不同的互連方法對電路造成以下影響：
·對邏輯電平的影響。應保證合格的噪聲容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax ≥0.4V)，並且輸出電壓不超過輸入電壓允許範圍。
·對上升/下降時間的影響。應保證Tplh和Tphl滿足電路時序關係的要求和EMC的要求。
·對電壓過沖的影響。過沖不應超出器件允許電壓絕對最大值，否則有可能導致器件損壞。
TTL和CMOS的邏輯電平關係如上述圖所示： 圖2－1：TTL和CMOS的邏輯電平圖；圖2－2：低電壓邏輯電平標準
3.3V 的邏輯電平標準如前面所述有三種，實際的3.3V TTL/CMOS邏輯器件的輸入電平引數一般都使用LVTTL或3.3V邏輯電平標準（一般很少使用LVCMOS輸入電平），輸出電平引數在小電流負載時高低電平可分別接近電源電壓和地電平（類似LVCMOS輸出電平），在大電流負載時輸出電平引數則接近LVTTL電平引數，所以輸出電平引數也可歸入 3.3V邏輯電平，另外，一些公司的手冊中將其歸納如LVTTL的輸出邏輯電平，也可以。
在下面討論邏輯電平的互連時，對3.3V TTL/CMOS的邏輯電平，我們就指的是3.3V邏輯電平或LVTTL邏輯電平。
常用的TTL和CMOS邏輯電平分類有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD門。
其中：
3.3V/5V Tol.是指輸入是3.3V邏輯電平，但可以忍受5V電壓的訊號輸入。
3.3V TTL/CMOS邏輯電平表示不能輸入5V訊號的邏輯電平，否則會出問題。
注意某些5V的CMOS邏輯器件，它也可以工作於3.3V的電壓，但它與真正的3.3V器件（是LVTTL邏輯電平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作於3.3V）（其實是LVCMOS邏輯輸入電平），而不是2.0V，因而與真正的3.3V器件互連時工作不太可靠，使用時要特別注意，在設計時最好不要採用這類工作方式。
值得注意的是有些器件有單獨的輸入或輸出電壓管腳，此管腳接3.3V的電壓時，器件的輸入或輸出邏輯電平為3.3V的邏輯電平訊號，而當它接5V電壓時，輸入或輸出的邏輯電平為5V的邏輯電平訊號，此時應該按該管腳上接的電壓的值來確定輸入和輸出的邏輯電平屬於哪種分類。
對於可程式設計器件（EPLD和FPGA）的互連也要根據器件本身的特點並參考上述內容進行處理。
以上5種邏輯電平型別之間的驅動關係如下表：
上表中打鉤（√）的表示邏輯電平直接互連沒有問題，打星號（?/FONT>）的表示要做特別處理。
對於打星號（?/FONT>）的邏輯電平的互連情況，具體見後面說明。
一般對於高邏輯電平驅動低邏輯電平的情況如簡單處理估計可以通過串接10－1K歐的電阻來實現，具體阻值可以通過試驗確定，如為可靠起見，可參考後面推薦的接法。
從上表可看出OC/OD輸出加上拉電阻可以驅動所有邏輯電平，5V TTL和3.3V /5V Tol.可以被所有邏輯電平驅動。所以如果您的可程式設計邏輯器件有富裕的管腳，優先使用其OC/OD輸出加上拉電阻實現邏輯電平轉換；其次才用以下專門的邏輯器件轉換。
TI的AHCT系列器件為5V TTL輸入、5V CMOS輸出。
TI的LVC/LVT系列器件為TTL/CMOS邏輯電平輸入、3.3V TTL（LVTTL）輸出，也可以用雙軌器件替代。
注意：不是所有的LVC/LVT系列器件都能夠執行5V TTL/CMOS輸入，一般只有帶字尾A的和LVCH/LVTH系列的可以，具體可以參考其器件手冊。
5V TTL門作驅動源 ：
·驅動3.3V TTL/CMOS
通過LVC/LVT系列器件（為TTL/CMOS邏輯電平輸入，LVTTL邏輯電平輸出）進行轉換。
·驅動5V CMOS
可以使用上拉5V電阻的方式解決，或者使用AHCT系列器件（為5V TTL輸入、5V CMOS輸出）進行轉換。
3.3V TTL/CMOS門作驅動源 ：
·驅動5V CMOS
使用AHCT系列器件（為5V TTL輸入、5V CMOS輸出）進行轉換（3.3V TTL電平（LVTTL）與5V TTL電平可以互連）。
5V CMOS門作驅動源 ：
·驅動3.3V TTL/CMOS
通過LVC/LVT器件（輸入是TTL/CMOS邏輯電平，輸出是LVTTL邏輯電平）進行轉換。
2.5V CMOS邏輯電平的互連
隨著晶片技術的發展，未來使用2.5V電壓的晶片和邏輯器件也會越來越多，這裡簡單談一下2.5V邏輯電平與其他電平的互連，主要是談一下2.5V邏輯電平與3.3V邏輯電平的互連。（注意：對於某些晶片，由於採用了優化設計，它的2.5V管腳的邏輯電平可以和3.3V的邏輯電平互連，此時就不需要再進行邏輯電平的轉換了。）
1：3.3V TTL/CMOS邏輯電平驅動2.5V CMOS邏輯電平
2.5V 的邏輯器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四種系列器件工作在2.5V時可以容忍3.3V的電平訊號輸入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件來進行3.3V TTL/CMOS邏輯電平到2.5V CMOS邏輯電平的轉換。
2：2.5V CMOS邏輯電平驅動3.3V TTL/CMOS邏輯電平
2.5V CMOS邏輯電平的VOH為2.0V，而3.3V TTL/CMOS的邏輯電平的VIH也為2.0V，所以直接互連的話可能會出問題（除非3.3V的晶片本身的VIH引數明確降低了）。此時可以使用雙軌器件SN74LVCC3245A來進行2.5V邏輯電平到3.3V邏輯電平的轉換，另外，使用OC/OD們加上拉電阻應該也是可以的。
因為TTL和COMS的高低電平的值不一樣（ttl 5v<＝＝>cmos 3.3v），所以互相連線時需要電平的轉換
4，OC門，即集電極開路閘電路，OD門，即漏極開路閘電路，必須外界上拉電阻和電源才能將開關電平作為高低電平用。否則它一般只作為開關大電壓和大電流負載，所以又叫做驅動閘電路。
5，TTL和COMS電路比較：
1）TTL電路是電流控制器件，而coms電路是電壓控制器件。
2）TTL電路的速度快，傳輸延遲時間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時間長(25-50ns),但功耗低。COMS電路本身的功耗與輸入訊號的脈衝頻率有關，頻率越高，晶片集越熱，這是正常現象。
3）COMS電路的鎖定效應：
COMS電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應就是鎖定效應。當產生鎖定效應時，COMS的內部電流能達到40mA以上，很容易燒燬晶片。
防禦措施：
1）在輸入端和輸出端加鉗位電路，使輸入和輸出不超過規定電壓。
2）晶片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。
3）在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。
4）當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟COMS電路得電源，再開啟輸入訊號和負載的電源；關閉時，先關閉輸入訊號和負載的電源，再關閉COMS電路的電源。
6，COMS電路的使用注意事項
1）COMS電路時電壓控制器件，它的輸入總抗很大，對干擾訊號的捕捉能力很強。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個恆定的電平。
2）輸入端接低內阻的訊號源時，要在輸入端和訊號源之間要串聯限流電阻，使輸入的電流限制在1mA之內。
3）當接長訊號傳輸線時，在COMS電路端接匹配電阻。
4）當輸入端接大電容時，應該在輸入端和電容間接保護電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。
5）COMS的輸入電流超過1mA，就有可能燒壞COMS。
7，TTL閘電路中輸入端負載特性（輸入端帶電阻特殊情況的處理）：
1）懸空時相當於輸入端接高電平。因為這時可以看作是輸入端接一個無窮大的電阻。
2）在閘電路輸入端串聯10K電阻後再輸入低電平，輸入端出呈現的是高電平而不是低電平。因為由TTL閘電路的輸入端負載特性可知，只有在輸入端接的串聯電阻小於910歐時，它輸入來的低電平訊號才能被閘電路識別出來，串聯電阻再大的話輸入端就一直呈現高電平。這個一定要注意。COMS閘電路就不用考慮這些了。
8，TTL電路有集電極開路OC門，MOS管也有和集電極對應的漏極開路的OD門，它的輸出就叫做開漏輸出。OC門在截止時有漏電流輸出，那就是漏電流，為什麼有漏電流呢？那是因為當三極體截止的時候，它的基極電流約等於0，但是並不是真正的為0，經過三極體的集電極的電流也就不是真正的0，而是約0。而這個就是漏電流。開漏輸出：OC門的輸出就是開漏輸出；OD門的輸出也是開漏輸出。它可以吸收很大的電流，但是不能向外輸出的電流。所以，為了能輸入和輸出電流，它使用的時候要跟電源和上拉電阻一齊用。OD門一般作為輸出緩衝/驅動器、電平轉換器以及滿足吸收大負載電流的需要。
9，什麼叫做圖騰柱，它與開漏電路有什麼區別？
TTL積體電路中，輸出有接上拉三極體的輸出叫做圖騰柱輸出，沒有的叫做OC門。因為TTL就是一個三級關，圖騰柱也就是兩個三級管推輓相連。所以推輓就是圖騰。一般圖騰式輸出，高電平400UA，低電平8MA
要了解邏輯電平的內容，首先要知道以下幾個概念的含義：
1：輸入高電平（Vih）： 保證邏輯閘的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於Vih時，則認為輸入電平為高電平。
2：輸入低電平（Vil）：保證邏輯閘的輸入為低電平時所允許的最大輸入低電平，當輸入電平低於Vil時，則認為輸入電平為低電平。
3：輸出高電平（Voh）：保證邏輯閘的輸出為高電平時的輸出電平的最小值，邏輯閘的輸出為高電平時的電平值都必須大於此Voh。
4：輸出低電平（Vol）：保證邏輯閘的輸出為低電平時的輸出電平的最大值，邏輯閘的輸出為低電平時的電平值都必須小於此Vol。
5：閥值電平(Vt)：數位電路晶片都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個界於Vil、Vih之間的電壓值，對於CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸出，則必須要求輸入高電平> Vih，輸入低電平
對於一般的邏輯電平，以上引數的關係如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：邏輯閘輸出為高電平時的負載電流（為拉電流）。
7：Iol：邏輯閘輸出為低電平時的負載電流（為灌電流）。
8：Iih：邏輯閘輸入為高電平時的電流（為灌電流）。
9：Iil：邏輯閘輸入為低電平時的電流（為拉電流）。
閘電路輸出極在整合單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發射極開路（OE），使用時應審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。對於集電極開路（OC）門，其上拉電阻阻值RL應滿足下面條件：
（1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：線與的開路門數；m：被驅動的輸入端數。
常用的邏輯電平
·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
·3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。
·低電壓的邏輯電平還有2.5V和1.8V兩種。
·ECL/PECL和LVDS是差分輸入輸出。
·RS-422/485和RS-232是串列埠的介面標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。
TTL和CMOS的邏輯電平關係
圖2－1：TTL和CMOS的邏輯電平圖
上圖為5V TTL邏輯電平、5V CMOS邏輯電平、LVTTL邏輯電平和LVCMOS邏輯電平的示意圖。
5V TTL邏輯電平和5V CMOS邏輯電平是很通用的邏輯電平，注意他們的輸入輸出電平差別較大，在互連時要特別注意。
另外5V CMOS器件的邏輯電平引數與供電電壓有一定關係，一般情況下，Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪聲容限較TTL電平高。
JEDEC組織在定義3.3V的邏輯電平標準時，定義了LVTTL和LVCMOS邏輯電平標準。
LVTTL邏輯電平標準的輸入輸出電平與5V TTL邏輯電平標準的輸入輸出電平很接近，從而給它們之間的互連帶來了方便。 LVTTL邏輯電平定義的工作電壓範圍是3.0－3.6V。
LVCMOS邏輯電平標準是從5V CMOS邏輯電平關注移植過來的，所以它的Vih、Vil和Voh、Vol與工作電壓有關，其值如上圖所示。LVCMOS邏輯電平定義的工作電壓範圍是2.7－3.6V。
5V 的CMOS邏輯器件工作於3.3V時，其輸入輸出邏輯電平即為LVCMOS邏輯電平，它的Vih大約為0.7×VCC＝2.31V左右，由於此電平與 LVTTL的Voh（2.4V）之間的電壓差太小，使邏輯器件工作不穩定性增加，所以一般不推薦使用5V CMOS器件工作於3.3V電壓的工作方式。由於相同的原因，使用LVCMOS輸入電平引數的3.3V邏輯器件也很少。
JEDEC組織為了加強在3.3V上各種邏輯器件的互連和3.3V與5V邏輯器件的互連，在參考LVCMOS和LVTTL邏輯電平標準的基礎上，又定義了一種標準，其名稱即為3.3V邏輯電平標準，其引數如下：
圖2－2：低電壓邏輯電平標準
從上圖可以看出，3.3V邏輯電平標準的引數其實和LVTTL邏輯電平標準的引數差別不大，只是它定義的Vol可以很低（0.2V），另外，它還定義了其Voh最高可以到VCC-0.2V，所以3.3V邏輯電平標準可以包容LVCMOS的輸出電平。在實際使用當中，對LVTTL標準和 3.3V邏輯電平標準並不太區分，某些地方用LVTTL電平標準來替代3.3V邏輯電平標準，一般是可以的。
JEDEC組織還定義了2.5V邏輯電平標準，如上圖所示。另外，還有一種2.5V CMOS邏輯電平標準，它與上圖的2.5V邏輯電平標準差別不大，可相容。
低電壓的邏輯電平還有1.8V、1.5V、1.2V的邏輯電平。
TTL和CMOS邏輯器件
邏輯器件的分類方法有很多，下面以邏輯器件的功能、工藝特點和邏輯電平等方法來進行簡單描述。
TTL和CMOS器件的功能分類
按功能進行劃分，邏輯器件可以大概分為以下幾類： 閘電路和反相器、選擇器、譯碼器、計數器、暫存器、觸發器、鎖存器、緩衝驅動器、收發器、匯流排開關、背板驅動器等。
1：閘電路和反相器
邏輯閘主要有與門74X08、與非門74X00、或門74X32、或非門74X02、異或門74X86、反相器74X04等。
2：選擇器
選擇器主要有2-1、4-1、8-1選擇器74X157、74X153、74X151等。
3： 編/譯碼器
編/譯碼器主要有2/4、3/8和4/16譯碼器74X139、74X138、74X154等。
4：計數器
計數器主要有同步計數器74X161和非同步計數器74X393等。
5：暫存器
暫存器主要有串-並移位暫存器74X164和並-串暫存器74X165等。
6：觸發器
觸發器主要有J-K觸發器、帶三態的D觸發器74X374、不帶三態的D觸發器74X74、施密特觸發器等。
7：鎖存器
鎖存器主要有D型鎖存器74X373、定址鎖存器74X259等。
8：緩衝驅動器
緩衝驅動器主要有帶反向的緩衝驅動器74X240和不帶反向的緩衝驅動器74X244等。
9：收發器
收發器主要有暫存器收發器74X543、通用收發器74X245、匯流排收發器等。
10：匯流排開關
匯流排開關主要包括匯流排交換和通用匯流排器件等。
11：背板驅動器
背板驅動器主要包括TTL或LVTTL電平與GTL/GTL+（GTLP）或BTL之間的電平轉換器件。
TTL和CMOS邏輯器件的工藝分類特點
按工藝特點進行劃分，邏輯器件可以分為Bipolar、CMOS、BiCMOS等工藝，其中包括器件系列有：
Bipolar（雙極）工藝的器件有： TTL、S、LS、AS、F、ALS。
CMOS工藝的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。
BiCMOS工藝的器件有： BCT、ABT、LVT、ALVT。
TTL和CMOS邏輯器件的電平分類特點
TTL和CMOS的電平主要有以下幾種：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤0.3*Vcc）、3.3V電平、2.5V電平等。
5V的邏輯器件
5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件
3.3V及以下的邏輯器件
包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。
具體情況可以參考下圖：
圖3－1：TI公司的邏輯器件示例圖
包含特殊功能的邏輯器件
A．匯流排保持功能（Bus hold）
由內部反饋電路保持輸入端最後的確定狀態，防止因輸入端浮空的不確定而導致器件振盪自激損壞；輸入端無需外接上拉或下拉電阻，節省PCB空間，降低了器件成本開銷和功耗，見圖6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。命名特徵為附加了“H”如：74ABTH16244。
圖3－2：匯流排保持功能圖 圖3－3：序列阻尼電阻圖
B．串聯阻尼電阻（series damping resistors）
輸出端加入串聯阻尼電阻可以限流，有助於降低訊號上衝/下衝噪聲，消除線路振鈴，改善訊號質量。如圖6－4所示。具有此特徵的ABT、LVC、LVT、 ALVC系列器件在命名中加入了“2”或“R”以示區別，如ABT162245，ALVCHR162245。對於單向驅動器件，串聯電阻加在其輸出端，命名如SN74LVC2244；對於雙向的收發器件，串聯電阻加在兩邊的輸出端，命名如SN74LVCR2245。
C．上電/掉電三態（PU3S，Power up/power down 3-state）
即熱拔插效能。上電/掉電時器件輸出端為三態，Vcc閥值為2.1V；應用於熱拔插器件/板卡產品，確保拔插狀態時輸出資料的完整性。多數ABT、LVC、LVT、LVTH系列器件有此特徵。
D．ABT 器件（Advanced BiCMOS Technology）
結合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高輸入阻抗特性和雙極性器件(Bipolar，如TTL、LS、AS、ALS)輸出驅動能力強的特點。包括ABT、LVT、ALVT等系列器件，應用於低電壓，低靜態功耗環境。
E．Vcc/GND對稱分佈
16位Widebus器件的重要特徵，對稱配置引腳，有利於改善噪聲效能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特徵。
F．分離軌器件（Split-rail）
即雙電源器件，具有兩種電源輸入引腳VccA和VccB，可分別接5V或3.3V電源電壓。如ALVC164245、LVC4245等，命名特徵為附加了“4”。
邏輯器件的使用指南
1：多餘不用輸入管腳的處理
在多數情況下，積體電路晶片的管腳不會全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管腳，但實際上通常不會全部使用，這樣就會存在懸空端子。所有數字邏輯器件的無用端子必須連線到一個高電平或低電平，以防止電流漂移（具有匯流排保持功能的器件無需處理不用輸入管腳）。究竟上拉還是下拉由實際器件在何種方式下功耗最低確定。 244、16244經測試在接高電平時靜態功耗較小，而接地時靜態功耗較大，故建議其無用端子處理以通過電阻接電源為好，電阻值推薦為1～10K。
2：選擇板內驅動器件的驅動能力，速度，不能盲目追求大驅動能力和高速的器件，應該選擇能夠滿足設計要求，同時有一定的餘量的器件，這樣可以減少訊號過沖，改善訊號質量。並且在設計時必須考慮訊號匹配。
3：在對驅動能力和速度要求較高的場合，如高速匯流排型訊號線，可使用ABT、LVT系列。板間介面選擇ABT16244/245或LVTH16244 /245，並在母板兩端匹配，在不影響速度的條件下與母板介面儘量串阻，以抑制過沖、保護器件，典型電阻值為10- 200Ω左右，另外，也可以使用並接二級管來進行處理，效果也不錯，如1N4148等（抗衝擊較好）。
4：在匯流排達到產生傳輸線效應的長度後，應考慮對傳輸線進行匹配，一般採用的方式有始端匹配、終端匹配等。
始端匹配是在晶片的輸出端串接電阻，目的是防止訊號畸變和地彈反射，特別當匯流排要透過接外掛時，尤其須做始端匹配。內部帶串聯阻尼電阻的器件相當於始端匹配，由於其阻值固定，無法根據實際情況進行調整，在多數場合對於改善訊號質量收效不大，故此不建議推薦使用。始端匹配推薦電阻值為10～51 Ω，在實際使用中可根據IBIS模型模擬仿真確定其具體值。
由於終端匹配網路加重了匯流排負載，所以不應該因為匹配而使Buffer的實際驅動電流大於驅動器件所能提供的最大Source、Sink電流值。
應選擇正確的終端匹配網路，使匯流排即使在沒有任何驅動源時，其線電壓仍能保持在穩定的高電平。
5：要注意高速驅動器件的電源濾波。如ABT、LVT系列晶片在佈線時，建議在晶片的四組電源引腳附近分別接0.1 μ或0.01 μ電容。
6：可程式設計器件任何電源引腳、地線引腳均不能懸空；在每個可程式設計器件的電源和地間要並接0.1uF的去耦電容，去耦電容儘量靠近電源引腳，並與地形成儘可能小的環路。
7：收發匯流排需有上拉電阻或上下拉電阻，保證匯流排浮空時能處於一個有效電平，以減小功耗和干擾。
8：373/374/273等器件為工作可靠，鎖存時鐘輸入建議串入10－200歐電阻。
9：時鐘、復位等引腳輸入往往要求較高電平，必要時可上拉電阻。
10：注意不同系列器件是否有帶電插拔功能及應用設計中的注意事項，在設計帶電插拔電路時請參考公司的《單板帶電插拔設計規範》。
11：注意電平介面的相容性。 選用器件時要注意電平訊號型別，對於有不同邏輯電平互連的情況，請遵守本規範的相應的章節的具體要求。
12： 在器件工作過程中，為保證器件安全執行，器件引腳上的電壓及電流應嚴格控制在器件手冊指定的範圍內。邏輯器件的工作電壓不要超出它所允許的範圍。
13：邏輯器件的輸入訊號不要超過它所能允許的電壓輸入範圍，不然可能會導致晶片效能下降甚至損壞邏輯器件。
14：對開關量輸入應串電阻，以避免過壓損壞。
15：對於帶有緩衝器的器件不要用於線性電路，如放大器。
TTL、CMOS器件的互連
器件的互連總則
在公司產品的某些單板上，有時需要在某些邏輯電平的器件之間進行互連。在不同邏輯電平器件之間進行互連時主要考慮以下幾點：
1：電平關係，必須保證在各自的電平範圍內工作，否則，不能滿足正常邏輯功能，嚴重時會燒燬晶片。
2：驅動能力，必須根據器件的特性引數仔細考慮，計算和試驗，否則很可能造成隱患，在電源波動，受到干擾時系統就會崩潰。
3：時延特性，在高速訊號進行邏輯電平轉換時，會帶來較大的延時，設計時一定要充分考慮其容限。
4：選用電平轉換邏輯晶片時應慎重考慮，反覆對比。通常邏輯電平轉換晶片為通用轉換晶片，可靠性高，設計方便，簡化了電路，但對於具體的設計電路一定要考慮以上三種情況，合理選用。
對於數位電路來說，各種器件所需的輸入電流、輸出驅動電流不同，為了驅動大電流器件、遠距離傳輸、同時驅動多個器件，都需要審查電流驅動能力：輸出電流應大於負載所需輸入電流；另一方面，TTL、CMOS、ECL等輸入、輸出電平標準不一致，同時採用上述多種器件時應考慮電平之間的轉換問題。
我們在電路設計中經常遇到不同的邏輯電平之間的互連，不同的互連方法對電路造成以下影響：
·對邏輯電平的影響。應保證合格的噪聲容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax ≥0.4V)，並且輸出電壓不超過輸入電壓允許範圍。
·對上升/下降時間的影響。應保證Tplh和Tphl滿足電路時序關係的要求和EMC的要求。
·對電壓過沖的影響。過沖不應超出器件允許電壓絕對最大值，否則有可能導致器件損壞。
TTL和CMOS的邏輯電平關係如上述圖所示： 圖2－1：TTL和CMOS的邏輯電平圖；圖2－2：低電壓邏輯電平標準
3.3V 的邏輯電平標準如前面所述有三種，實際的3.3V TTL/CMOS邏輯器件的輸入電平引數一般都使用LVTTL或3.3V邏輯電平標準（一般很少使用LVCMOS輸入電平），輸出電平引數在小電流負載時高低電平可分別接近電源電壓和地電平（類似LVCMOS輸出電平），在大電流負載時輸出電平引數則接近LVTTL電平引數，所以輸出電平引數也可歸入 3.3V邏輯電平，另外，一些公司的手冊中將其歸納如LVTTL的輸出邏輯電平，也可以。
在下面討論邏輯電平的互連時，對3.3V TTL/CMOS的邏輯電平，我們就指的是3.3V邏輯電平或LVTTL邏輯電平。
常用的TTL和CMOS邏輯電平分類有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD門。
其中：
3.3V/5V Tol.是指輸入是3.3V邏輯電平，但可以忍受5V電壓的訊號輸入。
3.3V TTL/CMOS邏輯電平表示不能輸入5V訊號的邏輯電平，否則會出問題。
注意某些5V的CMOS邏輯器件，它也可以工作於3.3V的電壓，但它與真正的3.3V器件（是LVTTL邏輯電平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作於3.3V）（其實是LVCMOS邏輯輸入電平），而不是2.0V，因而與真正的3.3V器件互連時工作不太可靠，使用時要特別注意，在設計時最好不要採用這類工作方式。
值得注意的是有些器件有單獨的輸入或輸出電壓管腳，此管腳接3.3V的電壓時，器件的輸入或輸出邏輯電平為3.3V的邏輯電平訊號，而當它接5V電壓時，輸入或輸出的邏輯電平為5V的邏輯電平訊號，此時應該按該管腳上接的電壓的值來確定輸入和輸出的邏輯電平屬於哪種分類。
對於可程式設計器件（EPLD和FPGA）的互連也要根據器件本身的特點並參考上述內容進行處理。
以上5種邏輯電平型別之間的驅動關係如下表：
上表中打鉤（√）的表示邏輯電平直接互連沒有問題，打星號（?/FONT>）的表示要做特別處理。
對於打星號（?/FONT>）的邏輯電平的互連情況，具體見後面說明。
一般對於高邏輯電平驅動低邏輯電平的情況如簡單處理估計可以通過串接10－1K歐的電阻來實現，具體阻值可以通過試驗確定，如為可靠起見，可參考後面推薦的接法。
從上表可看出OC/OD輸出加上拉電阻可以驅動所有邏輯電平，5V TTL和3.3V /5V Tol.可以被所有邏輯電平驅動。所以如果您的可程式設計邏輯器件有富裕的管腳，優先使用其OC/OD輸出加上拉電阻實現邏輯電平轉換；其次才用以下專門的邏輯器件轉換。
TI的AHCT系列器件為5V TTL輸入、5V CMOS輸出。
TI的LVC/LVT系列器件為TTL/CMOS邏輯電平輸入、3.3V TTL（LVTTL）輸出，也可以用雙軌器件替代。
注意：不是所有的LVC/LVT系列器件都能夠執行5V TTL/CMOS輸入，一般只有帶字尾A的和LVCH/LVTH系列的可以，具體可以參考其器件手冊。
5V TTL門作驅動源 ：
·驅動3.3V TTL/CMOS
通過LVC/LVT系列器件（為TTL/CMOS邏輯電平輸入，LVTTL邏輯電平輸出）進行轉換。
·驅動5V CMOS
可以使用上拉5V電阻的方式解決，或者使用AHCT系列器件（為5V TTL輸入、5V CMOS輸出）進行轉換。
3.3V TTL/CMOS門作驅動源 ：
·驅動5V CMOS
使用AHCT系列器件（為5V TTL輸入、5V CMOS輸出）進行轉換（3.3V TTL電平（LVTTL）與5V TTL電平可以互連）。
5V CMOS門作驅動源 ：
·驅動3.3V TTL/CMOS
通過LVC/LVT器件（輸入是TTL/CMOS邏輯電平，輸出是LVTTL邏輯電平）進行轉換。
2.5V CMOS邏輯電平的互連
隨著晶片技術的發展，未來使用2.5V電壓的晶片和邏輯器件也會越來越多，這裡簡單談一下2.5V邏輯電平與其他電平的互連，主要是談一下2.5V邏輯電平與3.3V邏輯電平的互連。（注意：對於某些晶片，由於採用了優化設計，它的2.5V管腳的邏輯電平可以和3.3V的邏輯電平互連，此時就不需要再進行邏輯電平的轉換了。）
1：3.3V TTL/CMOS邏輯電平驅動2.5V CMOS邏輯電平
2.5V 的邏輯器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四種系列器件工作在2.5V時可以容忍3.3V的電平訊號輸入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件來進行3.3V TTL/CMOS邏輯電平到2.5V CMOS邏輯電平的轉換。
2：2.5V CMOS邏輯電平驅動3.3V TTL/CMOS邏輯電平
2.5V CMOS邏輯電平的VOH為2.0V，而3.3V TTL/CMOS的邏輯電平的VIH也為2.0V，所以直接互連的話可能會出問題（除非3.3V的晶片本身的VIH引數明確降低了）。此時可以使用雙軌器件SN74LVCC3245A來進行2.5V邏輯電平到3.3V邏輯電平的轉換，另外，使用OC/OD們加上拉電阻應該也是可以的。