這是對rom初始化並讀取的原始碼

module rom_nxm(rom_data,rom_addr,clk,rd,load);
    parameter M=8,N=4;
    input clk,rd;
    input load;
    input [N-1:0] rom_addr;
    output reg [M-1:0] rom_data;
    reg[M-1:0]memory[0:2**N-1];
    [email protected](posedge load)
    begin:init
    integer i;
    for(i=0;i<(2**N);i=i+1)
    memory[i]=i+1;
end
 
[email protected](posedge clk)

end
[email protected](posedge clk)
begin:read
if(rd)
rom_data=memory[rom_addr];
end
endmodule    

`timescale 1ns/100ps 
module rom_nxm_tb  ; 

parameter M  = 8 ;
parameter N  = 4 ; 
  reg    load   ;

  reg  [N-1:0]  rom_addr   ; 
  reg    rd   ; 
  reg    clk   ; 
  wire  [M-1:0]  rom_data   ; 
  rom_nxm    #( M , N  )
   DUT  ( 
       .load (load ) ,
      .rom_addr (rom_addr ) ,
      .rd (rd ) ,
      .clk (clk ) ,
      .rom_data (rom_data ) ); 
      initial
      begin
      clk=0;
      load=0;
      rd=0;

  end
  initial
  begin 
  #10 load=1;
  #10 rd=1;
  rom_addr=0;
  
  end
  always #10 clk=~clk;
 
  
 
[email protected](posedge clk)
  begin
      $display("addr:%d,data:%d",rom_addr,rom_data);
  if(rom_addr==15)
   rom_addr=0;//rom_addr<=0
  else
  rom_addr= rom_addr+1;//rom_addr<= rom_addr+1
  
   end
  initial
  #35 $strobe($time,"addr:%d,data:%d",rom_addr,rom_data);
  

endmodule

阻塞賦值的模擬結果：

addr: x,data:  x

# addr: 0,data:  x

#                   35addr: 1,data:  2

# addr: 1,data:  2

# addr: 2,data:  3

# addr: 3,data:  4

非阻塞賦值的結果：

addr: x,data:  x

# addr: 0,data:  x

#                   35addr: 1,data:  1

# addr: 1,data:  1

# addr: 2,data:  2

# addr: 3,data:  3

modelsim的testbench中對[email protected]（posedge）模組的阻塞賦值是在posedge clk之前delta時間進行賦值，而非阻塞賦值是在posedge clk之後delta時間進行賦值，且一般暫存器的取樣在時鐘前delta時間，而賦值在時鐘後delta時間。

若為阻塞賦值，在第二個上升沿的時侯，addr在posedge clk前的delta時間進行賦值變為0001，然後memory取樣的是posedge clk之前delta時間的值即0001（雖然顯示為0000，），則addr顯示為0001的時候，memory顯示的是memory【0001】。這時addr與memory對應。

但若用非阻塞賦值的話，在第二個上升沿的時侯，addr的顯示與阻塞賦值是一樣的，但差別是非阻塞賦值是在posedge clk之後delta時間進行賦值，則memory取樣仍是在clk之前，就變成memory【0000】。這時，從圖上看，彷彿addr與memory不對應。

但是在testbench中將阻塞賦值用非阻塞賦值替代是有好處的，尤其是你的verilig原始檔中有非阻塞賦值（存在暫存器或觸發器）的情況，這樣才能在時序圖中體現非阻塞賦值的功能（因非阻塞的本質是讀取觸發前的狀態，而testbench中的非阻塞賦值起到了延時的作用，不要死板的認為是在下一個時鐘觸發時才賦值），但你要將testbench中的非阻塞賦值當做阻塞賦值對待，深刻理解modelsim是模擬，可參考：

有高手說：

寫tb時注意訊號的生成不要在pos clk的同時用阻塞賦值（當你的模組是pos clk時）。這就是多事件同時發生：如果都是非阻塞賦值就不存在問題。但阻塞賦值時，不同模擬器的處理順序不一樣，會導致結果差異。可用3種方式：1：neg clk 和阻塞賦值；2：pos clk和非阻塞賦值；3：pos clk +單位延時 + 阻塞賦值。

 若用testbench中用阻塞賦值，

載入測試向量時，避免在時鐘的上下沿變化

為了模擬真實器件的行為，載入測試向量時，避免在時鐘的上下沿變化，而是在時鐘的上升沿延時一個時間單位後，載入的測試向量發生變化。如：

assign #5 c="a"^b

……

@(posedge clk) #(0.1*`cycle) A=1;