實驗要求：   

    本實驗要求設計一個具有8種運算功能的32位ALU，並能夠產生運算結果的表示：結果為零標誌ZF(Zero Flag)、進借位標誌位CF()溢位標誌OF(Overflow Flag)、符號位標誌SF（Sign Flag）和奇偶標誌PF（Parity Flag）,標誌位值解釋見程式碼。ALU通過4根控制線ALU_OP[3:0]來選擇其8種功能，功能見表所示，多餘的8位用於後繼運算的拓展備用。

實驗IDE採用Vivado，開發語言Verilog。

程式模組結構圖：

ALU運算器模組程式碼：

`timescale 1ns / 1ps
//ALU模組
module ALU(OP,A,B,F,ZF,CF,OF,SF,PF);
    parameter SIZE = 32;//運算位數
    input [3:0] OP;//運算操作
    input [SIZE:1] A;//左運算數
    input [SIZE:1] B;//右運算數
    output [SIZE:1] F;//運算結果
    output  ZF, //0標誌位, 運算結果為0(全零)則置1, 否則置0 
            CF, //進借位標誌位, 取最高位進位C,加法時C=1則CF=1表示有進位,減法時C=0則CF=1表示有借位
            OF, //溢位標誌位，對有符號數運算有意義，溢位則OF=1，否則為0
            SF, //符號標誌位，與F的最高位相同
            PF; //奇偶標誌位，F有奇數個1，則PF=1，否則為0
    reg [SIZE:1] F;
    reg C,ZF,CF,OF,SF,PF;//C為最高位進位
    
 
[email protected](*)
    begin
        C=0;
        case(OP)
            4'b0000:begin F=A&B; end    //按位與
            4'b0001:begin F=A|B; end    //按位或
            4'b0010:begin F=A^B; end    //按位異或
            4'b0011:begin F=~(A|B); end //按位或非
            4'b0100:begin {C,F}=A+B; end //加法
            4'b0101:begin {C,F}=A-B; end //減法
            4'b0110:begin F=A<B; end    //A<B則F=1，否則F=0
            4'b0111:begin F=B<<A; end   //將B左移A位
        endcase
        ZF = F==0;//F全為0，則ZF=1
        CF = C; //進位借位標誌
        OF = A[SIZE]^B[SIZE]^F[SIZE]^C;//溢位標誌公式
        SF = F[SIZE];//符號標誌,取F的最高位
        PF = ~^F;//奇偶標誌，F有奇數個1，則F=1；偶數個1，則F=0
    end     
endmodule
 

測試模組程式碼：

`timescale 1ns / 1ps
module Test();
    reg [31:0] A,B;
    reg [3:0] OP;
    initial//初始化，每中運算擦拭兩組資料
    begin
        /*按位與*/
            OP=4'b0000;A=32'h0000_0000; B=32'h0000_0001;#50;
            OP=4'b0000;A=32'h0000_0001; B=32'h0000_0001;#50;
        /*按位或*/
            OP=4'b0001;A=32'h0000_0000; B=32'h0000_0001;#50;
            OP=4'b0001;A=32'h0000_0000; B=32'h0000_0000;#50;
        /*按位異或*/
            OP=4'b0010;A=32'h0000_0000; B=32'h0000_0001;#50;
            OP=4'b0010;A=32'h0000_0000; B=32'h0000_0000;#50;
        /*按位或非*/
            OP=4'b0011;A=32'h0000_0000; B=32'h0000_0001;#50;
            OP=4'b0011;A=32'h0000_0000; B=32'h0000_0000;#50;
        /*算術加運算*/
            OP=4'b0100;A=32'h7FFF_FFFF; B=32'h7FFF_FFFF;#50;
            OP=4'b0100;A=32'hFFFF_FFFF; B=32'hFFFF_FFFF;#50;
        /*算術減運算*/
            OP=4'b0101;A=32'h7FFF_FFFF; B=32'h7FFF_FFFD;#50;
            OP=4'b0101;A=32'h7FFF_FFFF; B=32'hFFFF_FFFF;#50;
        /*A<B時,輸出1，否則輸出0*/
            OP=4'b0110;A=32'h7FFF_FFFF; B=32'h8FFF_FFFF;#50;
            OP=4'b0110;A=32'hFFFF_FFFF; B=32'h7FFF_FFFF;#50;
        /*B邏輯左移A指定的位數*/
            OP=4'b0111;A=32'h0000_0001; B=32'h0000_0001;#50;
            OP=4'b0111;A=32'h0000_0001; B=32'h0000_0008;#50;
    end
    wire [31:0] F;
    wire ZF, CF, OF, SF, PF;
    ALU ALU_test(
        .OP(OP),
        .A(A),
        .B(B),
        .F(F),
        .ZF(ZF),
        .CF(CF),
        .OF(OF),
        .SF(SF),
        .PF(PF)
    );
    
endmodule

模擬波形圖：

模擬電路圖：

心得體會：

    總的來說實驗三不是很難吧，本來書上的要求是做OP[2:0]三位8中運算，標誌位也沒有那麼多。章老師開了翻轉課堂，給我們加了一些要求。這是本學期我們的第一個實驗，很多Verilog的語法都忘記了，磕磕碰碰和組員討論，debug。非常感謝另外兩個小夥伴lym和tk。