1.  建立工程
2.  新增原始檔，運用verilog HDL描述電路
3.  綜合，產生網表，直觀的門級電路描述
4.模擬 需要編寫激勵源一般模式：
新增一個.v檔案，編寫模式

module test_top;
/*輸入定義為reg型別，因為要在inital塊內初始化，輸出定義為wire接到輸出*/
reg  in1 原始檔的輸入端；
wire out1原始檔的輸出端；
/* 呼叫top塊，模擬*/
top（原始檔名）   uut(隨意的名)   （
.in (reg 後的命名),
.out(wire後的命名)

）；
initial begin
in1 =1’b0;
#
50
in1 =1’b1;
#
50
in1 =1’b0;
$stop
end
endmodule

板級除錯時，生成bit匯入硬體時，
然後接著執行5
5. 新增約束條件，執行實現，然後圖形介面更改引腳約束的預設設定，儲存到約束檔案。