數位電路
1、同步電路和非同步電路的區別是什麼？（仕蘭微電子）
2、什麼是同步邏輯和非同步邏輯？（漢王筆試）
同步邏輯是時鐘之間有固定的因果關係。非同步邏輯是各時鐘之間沒有固定的因果關係。
3、什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？（漢王筆試）
線與邏輯是兩個輸出訊號相連可以實現與的功能。在硬體上，要用oc門來實現，由於不用 oc門可能使灌電流過大，而燒壞邏輯閘。 同時在輸出埠應加一個上拉電阻。
4、什麼是Setup 和Holdup時間？（漢王筆試）
5、setup和holdup時間,區別.（南山之橋）
6、解釋setup time和hold time的定義和在時鐘訊號延遲時的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，並說明解決辦法。（威盛VIA  
2003.11.06 上海筆試試題）
Setup/hold time 是測試晶片對輸入訊號和時鐘訊號之間的時間要求。建立時間是指觸發 器的時鐘訊號上升沿到來以前，資料穩定不變的時間。輸入訊號應提前時鐘上升沿（如上升沿有效）T時間到達晶片，這個T就是建立時間-Setup time.如不滿足setup time,這個資料就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，資料才能被打入觸發器。 保持時間是指觸發器的時鐘訊號上升沿到來以後，資料穩定不變的時間。如果hold time 不夠，資料同樣不能被打入觸發器。
建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，資料信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿後資料訊號需要保持不變的時間。如果不滿足建立和保持時間的話，那麼DFF將不能正確地取樣到資料，將會出現 metastability的情況。如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時 間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數字邏輯中的競爭和冒險的理解，並舉例說明競爭和冒險怎樣消除。（仕蘭微 電子）
9、什麼是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）
在組合邏輯中，由於門的輸入訊號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布林式中有相反的訊號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在晶片外部加電容。
10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）
常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由於TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出埠加一上拉電阻接到5V或者12V。
11、如何解決亞穩態。（飛利浦－大唐筆試）
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞
穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平
上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無
用的輸出電平可以沿訊號通道上的各個觸發器級聯式傳播下去。
12、IC設計中同步復位與 非同步復位的區別。（南山之橋）
13、MOORE 與 MEELEY狀態機的特徵。（南山之橋）
14、多時域設計中,如何處理訊號跨時域。（南山之橋）
15、給了reg的setup,hold時間，求中間組合邏輯的delay範圍。（飛利浦－大唐筆試）
Delay < period - setup – hold
16、時鐘週期為T,觸發器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延
遲為T2max,最小為T2min。問，觸發器D2的建立時間T3和保持時間應滿足什麼條件。（華
為）
17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決
定最大時鐘的因素，同時給出表示式。（威盛VIA 2003.11.06 上海筆試試題）
18、說說靜態、動態時序模擬的優缺點。（威盛VIA 2003.11.06 上海筆試試題）
19、一個四級的Mux,其中第二級訊號為關鍵訊號 如何改善timing。（威盛VIA  
2003.11.06 上海筆試試題）
20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什麼，還問給出輸入，
使得輸出依賴於關鍵路徑。（未知）
21、邏輯方面數位電路的卡諾圖化簡，時序（同步非同步差異），觸發器有幾種（區別，優
點），全加器等等。（未知）
22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題）
23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the  
operation region of PMOS and NMOS for each segment of the transfer curve? （威
盛筆試題circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define  
the ration of channel width of PMOS and NMOS and explain?
26、為什麼一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）
27、用mos管搭出一個二輸入與非門。（揚智電子筆試）
28、please draw the transistor level schematic of a cmos 2 input AND gate and  
explain which input has faster response for output rising edge.(less delay  
time)。（威盛筆試題circuit design-beijing-03.11.09）
29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆
試）  
30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）
31、用一個二選一mux和一個inv實現異或。（飛利浦－大唐筆試）
32、畫出Y=A*B+C的cmos電路圖。（科廣試題）
33、用邏輯們和cmos電路實現ab+cd。（飛利浦－大唐筆試）
34、畫出CMOS電路的電晶體級電路圖，實現Y=A*B+C(D+E)。（仕蘭微電子）
35、利用4選1實現F(x,y,z)=xz+yz’。（未知）
36、給一個表示式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現（實際上就是化
簡）。
37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。
（Infineon筆試）
38、為了實現邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，並說明為什
麼？1）INV   2）AND   3）OR   4）NAND   5）NOR   6）XOR 答案：NAND（未知）
39、用與非門等設計全加法器。（華為）
40、給出兩個閘電路讓你分析異同。（華為）
41、用簡單電路實現，當A為輸入時，輸出B波形為…（仕蘭微電子）
42、A,B,C,D,E進行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個數比0
多，那麼F輸出為1，否則F為0），用與非門實現，輸入數目沒有限制。（未知）
43、用波形表示D觸發器的功能。（揚智電子筆試）
44、用傳輸門和倒向器搭一個邊沿觸發器。（揚智電子筆試）
45、用邏輯們畫出D觸發器。（威盛VIA 2003.11.06 上海筆試試題）
46、畫出DFF的結構圖,用verilog實現之。（威盛）
47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）
48、D觸發器和D鎖存器的區別。（新太硬體面試）
49、簡述latch和filp-flop的異同。（未知）
50、LATCH和DFF的概念和區別。（未知）
51、latch與register的區別,為什麼現在多用register.行為級描述中latch如何產生的。
（南山之橋）
52、用D觸發器做個二分顰的電路.又問什麼是狀態圖。（華為）
53、請畫出用D觸發器實現2倍分頻的邏輯電路？（漢王筆試）
54、怎樣用D觸發器、與或非門組成二分頻電路？（東信筆試）
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？
56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出
carryout和next-stage. （未知）
57、用D觸發器做個4進位制的計數。（華為）
58、實現N位Johnson Counter,N=5。（南山之橋）
59、用你熟悉的設計方式設計一個可預置初值的7進位制迴圈計數器，15進位制的呢？（仕蘭
微電子）
60、數位電路設計當然必問Verilog/VHDL，如設計計數器。（未知）
61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋）
62、寫非同步D觸發器的verilog module。（揚智電子筆試）
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input [7:0] d;
output [7:0] q;
reg   [7:0] q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
63、用D觸發器實現2倍分頻的Verilog描述？ （漢王筆試）
module divide2( clk , clk_o, reset);
   input     clk , reset;
   output   clk_o;
   wire in;  
reg out ;
   always @ ( posedge clk or posedge reset)
     if ( reset)
       out <= 0;
         else
           out <= in;
       assign in = ~out;
       assign clk_o = out;
     endmodule
64、可程式設計邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可程式設計邏輯器
件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。（漢王筆試）
PAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input   d;
output q;
reg q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）
66、用VERILOG或VHDL寫一段程式碼，實現10進位制計數器。（未知）
67、用VERILOG或VHDL寫一段程式碼，實現消除一個glitch。（未知）
68、一個狀態機的題目用verilog實現（不過這個狀態機畫的實在比較差，很容易誤解
的）。（威盛VIA 2003.11.06 上海筆試試題）
69、描述一個交通訊號燈的設計。（仕蘭微電子）
70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）
71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢
數。       （1）畫出fsm（有限狀態機）；（2）用verilog程式設計，語法要符合fpga設計
的要求。（未知）
72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，並考慮找零：（1）
畫出fsm（有限狀態機）；（2）用verilog程式設計，語法要符合fpga設計的要求；（3）設計
工程中可使用的工具及設計大致過程。（未知）
73、畫出可以檢測10010串的狀態圖,並verilog實現之。（威盛）
74、用FSM實現101101的序列檢測模組。（南山之橋）
a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。
例如a： 0001100110110100100110
       b： 0000000000100100000000
    請畫出state machine；請用RTL描述其state machine。（未知）
75、用verilog/vddl檢測stream中的特定字串（分狀態用狀態機寫）。（飛利浦－大唐
筆試）
76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿訊號)。（飛利浦－大唐筆試）
77、現有一使用者需要一種積體電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x
為4位二進位制整數輸入訊號。y為二進位制小數輸出，要求保留兩位小數。電源電壓為3~5v假
設公司接到該專案後，交由你來負責該產品的設計，試討論該產品的設計全程。（仕蘭微
電子）
78、sram，falsh memory，及dram的區別？（新太硬體面試）
79、給出單管DRAM的原理圖(西電版《數位電子技術基礎》作者楊頌華、馮毛官205頁圖9
－14b)，問你有什麼辦法提高refresh time，總共有5個問題，記不起來了。（降低溫
度，增大電容儲存容量）（Infineon筆試）
80、Please draw schematic of a common SRAM cell with 6 transistors,point out  
which nodes can store data and which node is word line control? （威盛筆試題
circuit design-beijing-03.11.09）
81、名詞:sram,ssram,sdram
名詞IRQ,BIOS,USB,VHDL,SDR
IRQ:   Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
　　壓控振盪器的英文縮寫(VCO)。
　　動態隨機儲存器的英文縮寫(DRAM)。
名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振盪器) RAM (動態隨機儲存器)，FIR IIR DFT(離散

傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 。

IC設計基礎（流程、工藝、版圖、器件）
1、我們公司的產品是積體電路，請描述一下你對積體電路的認識，列舉一些與積體電路
相關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念）。（仕蘭微面試題目）
2、FPGA和ASIC的概念，他們的區別。（未知）
答案：FPGA是可程式設計ASIC。
ASIC:專用積體電路，它是面向專門用途的電路，專門為一個使用者設計和製造的。根據一
個使用者的特定要求，能以低研製成本，短、交貨週期供貨的全定製，半定製積體電路。與
門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發週期短、設計
製造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時線上檢驗等優點
3、什麼叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）
4、你知道的積體電路設計的表達方式有哪幾種？（仕蘭微面試題目）
5、描述你對積體電路設計流程的認識。（仕蘭微面試題目）
6、簡述FPGA等可程式設計邏輯器件設計流程。（仕蘭微面試題目）
7、IC設計前端到後端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設計flow,並列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設計的流程和相應的工具。（威盛）
11、積體電路前段設計流程，寫出相關的工具。（揚智電子筆試）
先介紹下IC開發流程：
1.）程式碼輸入（design input)
用vhdl或者是verilog語言來完成器件的功能描述，生成hdl程式碼
語言輸入工具：SUMMIT   VISUALHDL
            MENTOR   RENIOR
圖形輸入:    composer(cadence);  
            viewlogic (viewdraw)
2.）電路模擬（circuit simulation)
將vhd程式碼進行先前邏輯模擬，驗證功能描述是否正確
數位電路模擬工具：
    Verolog： CADENCE     Verolig-XL
               SYNOPSYS    VCS
               MENTOR      Modle-sim
     VHDL :    CADENCE     NC-vhdl
               SYNOPSYS    VSS
               MENTOR      Modle-sim
類比電路模擬工具：
               ***ANTI HSpice pspice，spectre micro microwave:    eesoft : hp
3.）邏輯綜合（synthesis tools)
邏輯綜合工具可以將設計思想vhd程式碼轉化成對應一定工藝手段的門級電路；將初級模擬 中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路模擬階段進行再 模擬。最終模擬結果生成的網表稱為物理網表。
12、請簡述一下設計後端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動佈局佈線？請說出一兩種工具軟體。自動佈局佈線需要哪些基本元 素？（仕蘭微面試題目）
14、描述你對積體電路工藝的認識。（仕蘭微面試題目）
15、列舉幾種積體電路典型工藝。工藝上常提到0.25,0.18指的是什麼？（仕蘭微面試題 目）
16、請描述一下國內的工藝現狀。（仕蘭微面試題目）
17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應產生的過程及最後的結果？（仕蘭微面試題目）
19、解釋latch-up現象和Antenna effect和其預防措施.（未知）
20、什麼叫Latchup?（科廣試題）
21、什麼叫窄溝效應? （科廣試題）
22、什麼是NMOS、PMOS、CMOS？什麼是增強型、耗盡型？什麼是PNP、NPN？他們有什麼差
別？（仕蘭微面試題目）
23、矽柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連線有什麼要求？（仕蘭微
面試題目）
24、畫出CMOS電晶體的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉
移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,並畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor. Compare  
the resistance of a metal,poly and diffusion in tranditional CMOS process.（威
盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什麼區。（凹凸的題目和麵試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和麵試）
29、寫schematic note（？）， 越多越好。（凹凸的題目和麵試）
30、寄生效應在ic設計中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特***覺一般不大會作為筆試面試題，因為全是微電子物理，公
式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟體: Cadence,  
Synopsys, Avant，UNIX當然也要大概會操作。
32、unix 命令cp -r, rm,uname。（揚智電子筆試）