同步FIFO design and IP level verification
一、前言
應聘IC前端相關崗位時，FIFO是最常考也是最基本的題目。FIFO經常用於資料快取、位寬轉換、非同步時鐘域處理。隨著晶片規模的快速增長，靈活的system verilog成為設計/驗證人員的基本功。本文從簡易版的同步FIFO開始，熟悉IP設計與驗證的基礎技能。
二、IP設計
FIFO這一IP核已經相當成熟，因此網上資料也是一抓一大把。其中筆者認為較好的一個在文末附錄中，需要詳細瞭解FIFO工作原理的朋友可以仔細看看。這裡簡單介紹下本文設計FIFO的原理與結構。FIFO的內部儲存單元是常見的雙口RAM，這個IP的精髓在於讀寫地址的對外遮蔽與自動管理。避免寫滿、讀空至關重要。本文設計的FIFO頂層例化雙口RAM和FIFO控制兩大模組：前者僅作為儲存單元響應讀寫訊號，後者根據讀寫計數器產生讀寫指標和重要的空滿指示訊號。
程式碼如下：
儲存模組：
1 `timescale 1ns/1ps 2 module dpram 3 #(parameter D_W=8, 4 A_W=8) 5 ( 6 input clk, 7 input rst_n, 8 //write ports 9 input wr_en, 10 input [D_W-1:0] wr_data, 11 input [A_W-1:0] wr_addr, 12 //read ports 13 input rd_en, 14 input [A_W-1:0] rd_addr, 15 output reg [D_W-1:0] rd_data 16 ); 17 //RAM 18 reg [D_W-1:0] memory [0:2**A_W-1]; 19 20 //write operation 21 always@(posedge clk)begin 22 if(wr_en)begin 23 memory[wr_addr] <= wr_data; 24 end 25 end 26 27 //read operation 28 always@(posedge clk or negedge rst_n)begin 29 if(~rst_n) 30 rd_data <= 0; 31 else if(rd_en)begin 32 rd_data <= memory[rd_addr]; 33 end 34 else if(rd_addr == 1) 35 rd_data <= memory[0]; 36 end 37 38 endmodule
FIFO控制模組：
1 `timescale 1ns/1ps
2 module fifo_ctrl
3 #(parameter A_W = 8,
4 parameter [0:0] MODE = 0//0- standard read 1- first word fall through
5 )
6 (
7 input clk,
8 input rst_n,
9
10 output [A_W-1:0] wr_addr,
11 output [A_W-1:0] rd_addr,
12
13 output empty,
14 output full,
15 input wr_en,
16 input rd_en
17 );
18 localparam MAX_CNT = 2**A_W;
19 localparam FD_W = A_W;
20
21 function [FD_W-1:0] abs;
22 input signed [FD_W-1:0] data;
23 begin
24 assign abs = data >= 0 ? data : -data;
25 end
26 endfunction
27
28 reg [A_W-1:0] wr_cnt;
29 wire add_wr_cnt,end_wr_cnt;
30 reg wr_flag;
31 reg [A_W-1:0] rd_cnt;
32 wire add_rd_cnt,end_rd_cnt;
33 reg rd_flag;
34 wire [A_W+1-1:0] wr_ptr,rd_ptr;
35
36 always@(posedge clk or negedge rst_n)begin
37 if(~rst_n)begin
38 wr_cnt <= 0;
39 end
40 else if(add_wr_cnt)begin
41 if(end_wr_cnt)
42 wr_cnt <= 0;
43 else
44 wr_cnt <= wr_cnt + 1'b1;
45 end
46 end
47
48 assign add_wr_cnt = wr_en & ~full;
49 assign end_wr_cnt = add_wr_cnt && wr_cnt == MAX_CNT - 1;
50
51 always@(posedge clk or negedge rst_n)begin
52 if(~rst_n)begin
53 wr_flag <= 0;
54 end
55 else if(end_wr_cnt)begin
56 wr_flag <= ~wr_flag;
57 end
58 end
59
60 always@(posedge clk or negedge rst_n)begin
61 if(~rst_n)begin
62 rd_cnt <= 0;
63 end
64 else if(add_rd_cnt)begin
65 if(end_rd_cnt)
66 rd_cnt <= 0;
67 else
68 rd_cnt <= rd_cnt + 1'b1;
69 end
70 end
71
72 assign add_rd_cnt = rd_en & ~empty;
73 assign end_rd_cnt = add_rd_cnt && rd_cnt == MAX_CNT - 1;
74
75 always@(posedge clk or negedge rst_n)begin
76 if(~rst_n)begin
77 rd_flag <= 0;
78 end
79 else if(end_rd_cnt)begin
80 rd_flag <= ~rd_flag;
81 end
82 end
83
84 assign wr_ptr = {wr_flag,wr_cnt};
85 assign rd_ptr = {rd_flag,rd_cnt};
86
87 assign wr_addr = wr_cnt;
88 assign rd_addr = rd_cnt + MODE;
89
90 assign empty = wr_ptr == rd_ptr;
91 assign full = (abs(wr_ptr[A_W-1:0] - rd_ptr[A_W-1:0]) < 1) && (wr_ptr[A_W] != rd_ptr[A_W]);
92
93 endmodule同步FIFO頂層：
1 `timescale 1ns/1ps 2 module fifo_sync 3 #(parameter D_W = 8, 4 LOG_2_DEPTH = 8,//2^8 = 256 5 parameter [0:0] MODE = 0 6 ) 7 ( 8 input clk, 9 input rst_n, 10 11 input wr_en, 12 input [D_W-1:0] wr_data, 13 input rd_en, 14 output [D_W-1:0] rd_data, 15 output wr_full, 16 output rd_empty 17 ); 18 wire [LOG_2_DEPTH-1:0] wr_addr,rd_addr; 19 20 dpram #(.D_W(D_W), 21 .A_W(LOG_2_DEPTH)) 22 dpram 23 ( 24 .clk (clk), 25 .rst_n (rst_n), 26 .wr_en (wr_en), 27 .wr_data (wr_data), 28 .wr_addr (wr_addr), 29 .rd_en (rd_en), 30 .rd_addr (rd_addr), 31 .rd_data (rd_data) 32 ); 33 34 fifo_ctrl #(.A_W(LOG_2_DEPTH), 35 .MODE(MODE)) 36 fifo_ctrl 37 ( 38 .clk (clk), 39 .rst_n (rst_n), 40 .wr_addr (wr_addr), 41 .rd_addr (rd_addr), 42 .empty (rd_empty), 43 .full (wr_full), 44 .wr_en (wr_en), 45 .rd_en (rd_en) 46 ); 47 48 endmodulefifo_sync
之前在使用FPGA做專案時，經常看到廠商提供的FIFO IP提供“首字跌落”模式，故在本設計中也提供了這個模式，即在讀訊號有效前便送出第一個寫入的資料。另外，為提高程式碼的通用性，在設計中儘量使用parameter而不是固定數值作為訊號位寬。
三、SV搭建testbench
一般來說使用verilog非綜合子集也能編寫testbench來驗證設計的正確性，但當DUT較為複雜時就顯得不夠靈活。設計同步FIFO也是為了學習利用system verilog編寫testbench的一些技巧。
首先明確驗證方案。同步FIFO無非就是讀寫操作，只要每次都能將寫入的資料讀出就認為設計無誤。我們可以通過SV的約束性隨機特性完成任意長度以及任意間隔的讀寫操作。資料較多時逐一比較資料困難，testbench也應有自動對比資料並統計錯誤的機制。
採用OOP思想，設計descriptor transcation scorebord三個類，因此是隨機產生讀寫操作的訪問器，根據訪問器資訊的讀寫操作以及自動對比讀寫資料的計分板。SV語法非常靈活，各個類可以的方法不僅包括function，也支援task，這為時序操作帶來了便利。還有一點較為重要的是，選擇合適的資料型別。由於待寫入資料長度不固定，使用動態陣列比較恰當。而不斷增加的讀取資料資訊，放置在佇列中會有更高的效率。FIFO是否選擇“首字跌落”模式，對讀操作時序有直接影響，testbench中採用巨集定義方式條件編譯引數和讀取採集邏輯。
程式碼如下：
1 `timescale 1ns/1ps
2 `define VERDI
3 //`define FW
4
5 module testbench();
6
7 parameter CYC = 20,
8 RST_TIM = 2;
9 parameter D_W = 8,
10 LOG_2_DEPTH = 8;
11
12 `ifdef FW
13 parameter [0:0] MODE = 1'b1;//1'b1 1'b0
14 `else
15 parameter [0:0] MODE = 1'b0;
16 `endif
17 parameter MAX_LEN = 2**LOG_2_DEPTH;
18
19 typedef int unsigned uint32;
20 typedef enum {true,false} status_e;
21
22 bit clk,rst_n;
23 bit wr_en;
24 bit [D_W-1:0] wr_data;
25 bit rd_en;
26 logic [D_W-1:0] rd_data;
27 logic wr_full;
28 logic rd_empty;
29 reg rd_en_t;
30
31 `ifdef VERDI
32 initial begin
33 $fsdbDumpfile("wave.fsdb");
34 $fsdbDumpvars("+all");
35 end
36 `endif
37
38 initial begin
39 clk = 1;
40 forever #(CYC/2.0) clk= ~clk;
41 end
42
43 initial begin
44 rst_n = 1;
45 #1;
46 rst_n = 0;
47 #(RST_TIM*CYC) rst_n = 1;
48 end
49
50 class Descriptor;
51 rand bit [16-1:0] len_w,len_r,interval;
52
53 constraint c {
54 len_w inside {[1:20]};
55 len_r inside {[0:20]};
56 interval inside {[2:6]};
57 }
58 function new;
59 $display("Created a object");
60 endfunction
61 endclass:Descriptor
62
63 class Transcation;
64 bit [D_W-1:0] data_packet[];
65 static uint32 q_len[$];
66 static uint32 q_rd_data[$];
67 uint32 q_ref_data[$];
68
69 Descriptor dp;
70
71 function new();
72 dp = new();
73 assert(dp.randomize());
74 q_len.push_back(dp.len_w);
75 endfunction
76
77 extern task wri_oper;
78 extern task rd_oper;
79 extern task wr_rd_operation;
80 extern function void ref_gen(ref uint32 q_ref_data[$]);
81
82 endclass:Transcation
83
84 task Transcation::wri_oper;
85 uint32 wr_num;
86 $display("Write:%d",$size(tr.data_packet));
87 @(posedge clk);
88 #1;
89 while(wr_num < dp.len_w)begin
90 if(~wr_full)begin
91 wr_en = 1;
92 wr_data = tr.data_packet[wr_num];
93 wr_num++;
94 end
95 else begin
96 wr_en = 0;
97 wr_data = tr.data_packet[wr_num];
98 end
99 #(CYC*1);
100 end
101 wr_en = 0;
102 endtask
103
104 task Transcation::rd_oper;
105 uint32 rd_num;
106 $display("Read: %d",dp.len_r);
107 @(posedge clk);
108 #1;
109 #(dp.interval*CYC);
110 while(rd_num < dp.len_r)begin
111 if(~rd_empty)begin
112 rd_en = 1;
113 rd_num++;
114 end
115 else
116 rd_en = 0;
117 #(CYC*1);
118 end
119 rd_en = 0;
120 endtask
121
122 task Transcation::wr_rd_operation;
123 tr.data_packet = new[dp.len_w];
124 $display("len_w = %d, len_r = %d, inverval = %d",dp.len_w,dp.len_r,dp.interval);
125 foreach(tr.data_packet[i])begin
126 tr.data_packet[i] = i+1;
127 //$display(tr.data_packet[i]);
128 end
129 fork
130 wri_oper;
131 rd_oper;
132 join
133 endtask
134
135 function void Transcation::ref_gen(ref uint32 q_ref_data[$]);
136 integer j;
137 foreach(q_len[i])begin
138 for(j=0;j<q_len[i];j++)begin
139 q_ref_data = {q_ref_data,j+1};
140 end
141 end
142 endfunction
143
144 class Scoreboard;
145 uint32 total_num,error_num = 0;
146
147 function compare(ref uint32 q_data[$],ref uint32 q_ref[$]);
148 uint32 comp_num;
149 uint32 i;
150 uint32 data_len,ref_len;
151 status_e status;
152 data_len = $size(q_data);
153 ref_len = $size(q_ref);
154 $display("The lengths of q_data and q_ref are %d,%d",$size(q_data),$size(q_ref));
155 if(data_len >= ref_len)
156 comp_num = ref_len;
157 else
158 comp_num = data_len;
159 total_num = comp_num;
160 for(i=0;i<comp_num;i++)begin
161 if(q_data[i] != q_ref[i])begin
162 error_num++;
163 $display("The %dth data is different between the two!",i);
164 status = false;
165 return status;
166 end
167 end
168 status = true;
169 return status;
170 endfunction
171 endclass
172
173 //Descriptor dp;
174 Transcation tr;
175 Scoreboard sb;
176
177 //main
178 initial begin
179 //int status;
180 status_e status;
181 wr_en = 0;
182 rd_en = 0;
183 wr_data = 0;
184 #1;
185 #(2*CYC);
186 repeat(2)begin
187 tr = new();
188 tr.wr_rd_operation;
189 #(50*CYC);
190 end
191 #20;
192 tr.ref_gen(tr.q_ref_data);
193
194 //soreboard
195 sb = new();
196 status = sb.compare(tr.q_rd_data,tr.q_ref_data);
197 if(status == true)
198 $display("Simulation success!");
199 else
200 $display("Simulation filure!");
201 $stop;
202 end
203
204 //save readed data
205 initial begin
206 forever begin
207 @(posedge clk);
208 `ifdef FW
209 if(rd_en)
210 `else
211 if(rd_en_t)
212 `endif
213 tr.q_rd_data = {tr.q_rd_data,rd_data};
214 end
215 end
216
217 always@(posedge clk)begin
218 rd_en_t <= rd_en;
219 end
220
221 fifo_sync
222 #(.D_W(D_W),
223 .LOG_2_DEPTH(8),//256
224 .MODE(MODE)
225 )uut
226 (
227 .clk (clk),
228 .rst_n (rst_n),
229 .wr_en (wr_en),
230 .wr_data (wr_data),
231 .rd_en (rd_en),
232 .rd_data (rd_data),
233 .wr_full (wr_full),
234 .rd_empty (rd_empty)
235 );
236
237 endmodule:testbench
testbench.sv
四、VCS+Verdi工具使用
不得不說大多EDA工具確實沒有IT行業的開發工具友好，用起來著實費了一番功夫。VCS這一模擬工具有自己的GUI debug tool，但功能不夠強大。這裡我們使用Verdi來debug。在上一節的SV程式碼中有一段fsdb的程式碼是專門產生Verdi波形檔案的。因SV本身並沒有這兩個system function，使用時需要指定兩個庫檔案路徑。筆者直接將冗長的命令和選項定義一個alias：（bash shell）
alias vcs_verdi="vcs -full64 -sverilog -debug_all -P ${NOVAS_HOME}/share/PLI/VCS/linux64/novas.tab ${NOVAS_HOME}/share/PLI/VCS/linux64/pli.a +define+DUMPFSDB"
.bashrc file:
這個路徑名好像必須是NOVAS_HOME，否則會報錯，也是挺坑。利用上邊的指令完成第一步程式碼編譯，之後依次是執行模擬程式和呼叫Verdi GUI介面觀察波形。命令依次是：
./simv
verdi -sv -f filename -ssf wave.fsdb
執行模擬後會產生testbench中指定的波形檔案。第三步命令執行後verdi介面被開啟。
通過波形及執行模擬後的Log可以看出模擬通過，在讀寫FIFO過程中沒有產生錯誤。
這裡分享一些使用verdi的基本技巧。
觀察指定訊號波形：選中程式碼中變數，ctrl+w新增該變數到波形視窗。
儲存波形配置檔案：在波形介面，按下shift+s儲存.rc檔案。
調取儲存的配置檔案：點選r，選中儲存的.rc檔案並開啟。
筆者第一次利用SV採用OOP思想搭建testbench，也是首次使用VCS+Verdi工具鏈進行模擬除錯。雖然設計驗證都非常簡單，但還是卡住了很多次。之後會嘗試非同步FIFO設計，以及基於UVM的可重用testbench編寫。
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附錄
1 [圖文]同步FIFO - 百度文庫 https://wenku.baidu.com/view/620e3934a32d7375a4178037.html
2 linux下的EDA——VCS與Verdi模擬 - moon9999的部落格 - CSDN部落格 https://blog.csdn.net/moon9999/article/details/76615869<