以前學STM32的時候就知道了倍頻這個概念。開發板上外接8M晶振，但是STM32主頻卻能跑72M，這離不開鎖相環（PLL）的作用。之後在使用FPGA的時候，直接有PLL這個IP核提供給我們使用，實現自己想要的頻率。但是當我們使用的時候，鎖相環倍頻的原理我們清楚嗎？下面就來簡要分析下倍頻的原理。

　　首先，我們需要了解下鎖相環的組成。鎖相環是由一個鑒相器（PD）、低通濾波器（LPF）和壓控振蕩器（VCO）組成。結構圖如下：

　　PLL需要有一個參考頻率f_i。輸出頻率為f_o，參考頻率與輸出頻率同時送入鑒相器。鑒相器的作用是檢測輸入信號和輸出信號的相位差，並將檢測出的相位差信號轉換成uD（t）電壓信號輸出。當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環的名稱由來。轉換後的電壓信號經低通濾波器濾波後形成壓控振蕩器的控制電壓uC（t），對振蕩器輸出信號的頻率實施控制。壓控振蕩器（VCO）的控制特性如下：

當VCO的輸入電壓為0時，即輸出頻率f_o=f_i。

那麽是如何實現倍頻的呢？其實就是對輸出f_o作N分頻，即f_N,將分頻後的頻率送入鑒相器中與參考頻率進行比較。當PLL進入鎖定狀態時，輸出頻率f_o就實現了倍頻，此時f_o=N*f_i。

鎖相環倍頻原理簡要分析