每一個收發器擁有一個獨立的傳送端，傳送端有PMA（Physical Media Attachment，物理媒介適配層）和PCS（PhysicalCoding Sublayer，物理編碼子層）組成，其中PMA子層包含高速串並轉換(Serdes)、預/後加重、接收均衡、時鐘發生器及時鐘恢復等電路。PCS子層包含8B/10B編解碼、緩衝區、通道繫結和時鐘修正等電路。對於GTX的傳送端來說，結構如圖1所示。

圖1

FPGA內部並行資料通過FPGATX Interface進入TX傳送端，然後經過PCS和PMA子層的各個功能電路處理之後，最終從TX驅動器中以高速序列資料輸出，下面將介紹各個功能電路。

FPGA TX Interface使用者介面：

表1

傳送資料介面是TXDATA，取樣時鐘是TXUSRCLK2，在TXUSRCLK2的上升沿對TXDATA進行取樣。TXUSRCLK2的速率由線速率、TX Interface介面位寬和8B/10B是否使能決定（TXUSRCLK2頻率= 線速率/  TX_DATA_WIDTH ；比如線速率是10Gb/s，TX_DATA_WHDTH等於80，那麼TXUSRCLK2的頻率是125MHz）。TXDATA的位寬可以配置成16/20/32/40/64/80位寬，通過TX_DATA_WIDTH 、TX_INT_DATAWIDTH、TX8B10BEN三個屬性設定可以配置成不同的位寬，具體屬性如表2所示。

表2

         GTX的TX Interface分成內部資料位寬和FPGA介面位寬，其中內部資料歸屬於TXUSRCLK時鐘域，FPGA介面資料歸屬於TXUSRCLK2時鐘域，而內部資料位寬支援2byte/4byte，FPGA介面資料位寬支援2byte/4byte/8byte，因此，決定了TXUSRCLK和TXUSRCLK2有一定的時鐘倍數關係，TXUSRCLK和TXUSRCLK2的時鐘倍數關係如表3所示，其中TX_INT_DATAWIDTH屬性設定為“0”，表示內部資料位寬為2byte，如果設定為“1”，則表示內部資料位寬為4byte（線速率大於6.6Gb/s的時候應當置“1”）。

表3

TXUSRLK和TXUSRCLK2時鐘是相關聯的，在時鐘這兩個時鐘時應該遵循下面兩個準則：

1.      TXUSRCLK和TXUSRCLK2必須是上升沿對齊的，偏差越小越好，因此應該使用BUFGs或者BUFRs來驅動這兩個時鐘（因為TX Interface和PCS子層之間沒有相位校正電路或者FIFO，所以需要嚴格對齊，本人自己的理解）。

2.      即使TXUSRCLK、TXUSRCLK2和GTX的參考時鐘執行在不同的時鐘頻率，必須保證三者必須使用同源時鐘。

傳送端的時鐘結構：為了能夠更好的理解GTX的傳送端如何工作，理解發送端的時鐘結構很有必要，圖2是傳送端的時鐘結構圖。

圖2

  其中紅框部分和黃底部分的內容是我們需要重點了解的地方，圖中的MGTREFCLK是上一篇中提到的GTX的參考時鐘，經過一個IBUFDS_GTE2源語之後進入GTX，用以驅動CPLL或者QPLL。對於TX PMA來說，主要實現的功能是並串轉換，其並串轉換的時鐘可以由CPLL提供，也可以由QPLL提供，由TXSYSCLKSEL選擇，TX PMA子層裡面有三個紅色方框部分是序列和並行時鐘分頻器，作用是產生並行資料的驅動時鐘，其中D分頻器主要用於將PLL的輸出分頻，以支援更低的線速率。

÷2/÷4這個選項由TX_INT_DATAWIDTH決定，如果TX_INT_DATAWIDTH為“0”，則選擇÷2，反之選擇÷4。

對於÷4/÷5，則由TX_DATA_WIDTH決定，如果是位寬是16/32/64，則選擇÷4，如果位寬是20/40/80，則選擇÷5。

對於TXUSRCLK和TXUSRCLK2由誰驅動呢，官方推薦使用TXOUTCLK驅動，這樣做能精簡設計，同時穩定，如何使用TXOUTCLK來做TXUSRCLK和TXUSRCLK2的驅動時鐘呢，根據TXUSRCLK和TXUSRCLK2的頻率關係，以一個Lane為例，圖3表示TXUSRCLK=TXUSRCLK2的驅動方式，圖4表示TXUSRCLK = 2*TXUSRCLK2的驅動方式。

                                                                                              圖3                                       

           圖4

對於圖4，CLKOUT0的值為CLKOUT1的2倍。

TX 8B/10B Encoder：高速收發器的傳送端一般都帶有8b/10b編碼器。目的是保證資料有足夠的切換提供給時鐘恢復電路，編碼器還提供一種將資料對齊到字的方法，同時線路可以保持良好的直流平衡。在GTX應用中，如果傳送的是D碼，則需要將TXCHARISK拉低，如果是K碼，則將相應的TXCHARISK拉高。

TX Buffer：瞭解傳送的TXBuffer的作用，首先得搞清楚TX傳送端的時鐘域，TX傳送端的時鐘域如圖5所示。

圖5

圖5中紅色方框就是TXBuffer，我們都知道FIFO具有隔離時鐘域的功能，在這裡也不例外，我們從圖中可以知道，TX Buffer連線著兩個不同的時鐘域XCLK和TXUSRCLK，在傳送端的PCS子層內部包含兩個時鐘域，XCLK（PMA並行時鐘域）TXUSRCLK時鐘域，為了資料傳送的穩定，XCLK和TXUSRCLK必須是速率匹配，相位差可以消除的，TX Buffer主要用於匹配兩時鐘域的速率和消除兩時鐘域之間的相位差。

TX Buffer也可以被旁路，TX傳送端提供了一個相位對齊電路，可以解決XCLK和TXUSRCLK時鐘域之間的相位差，但是TX_XCLK_SEL需設定為“TXUSR”來保持XCLK時鐘域和TXUSRCLK保持同頻。

TX Pattern Generator：GTX擁有偽隨機數列產生電路，偽隨機數列是之中看似隨機，但是是有規律的週期性二進位制數列，有良好的隨機性和接近白噪聲的相關函式，所以偽隨機數列可以用來做誤位元速率測量、時延測量、噪聲發生器、通訊加密和擴頻通訊等等領域，在GTX中可以用來測試高速序列通道傳輸的誤位元速率，圖6是GTX的PRBS生成電路。

圖6

可以使能或者旁路這個PRBS生成電路，如果旁路的話TXDATA會傳輸到傳送端的PMA。一般使用PRBS模式測試模型如圖7所示。

圖7

TX Polarity Control：TX傳送端支援對TX傳送的資料進行極性控制，從PCS子層輸出的編碼資料在進入PISO序列化之前進行極性翻轉，這部分功能主要是用來彌補PCB的設計錯誤，如果PCB設計時不慎將TXP和TXN交叉連線的話，可以通過設定TXPOLARITY為“1”來翻轉訊號的極性，。