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Xilinx-7系列FPGA架構學習 --- CLB/LUT/...

阿新 • • 發佈：2019-02-06

Achievement provides the only real pleasure in life.

有所成就是人生唯一的真正的樂趣。

通過xilinx vivado提供給implementment，可以看到實際情況（vivado 2017.4 kintex 7為例）：


每個CLB包括兩個slice（兩個SLICEL或者一個SLICEM一個SLICEM·）---8個6輸入LUTs（邏輯產生單元），16個FF，以及3個Multiplexer(F7AMUX/F7BMUX/F8MUX)和carry chain組成。

LUT：由6個獨立的輸入A1-A6和兩個獨立的輸出組成O5、O6。

能夠實現：

      1. 任意的6輸入布林邏輯：A1-A6作為輸入，O6作為輸出。

      2. 兩個5輸入或者更少的：A1-A5作為輸入，A6高，O5和O6作為輸出。

經過LUTs的訊號可以：不做操作（直接出來slice）/從O6出來進入XOR專用門/從O5出來進入進位鏈/接入D觸發器輸入/從O6進入F7AMUX/F7BMUX。F7AMUX和F7BMUX作用是組合4個LUTs，在一個slice中產生任意的7或者8輸入。對於大於8輸入的邏輯，則需要多個slice。值得注意的是對於大於8輸入的多個slice，沒有直接連線在一起。

下面深入理解一下上面文件的含義：

[email protected](posedge sys_clk)
   begin
      case(key_in)
      6'b000_001: key_edge <= 1'b1;
      6'b000_010: key_edge <= 1'b0;
      6'b000_100: key_edge <= 1'b1;
      6'b001_000: key_edge <= 1'b0;
      6'b010_000: key_edge <= 1'b1;
      6'b100_000: key_edge <= 1'b0;
      default:key_edge <= 1'b1;
      endcase
   end

在資源報告中，只佔用了一個LUT和1一個FF。可以看出，7series的fpga的確是6輸入的LUT（A1-A6）,輸出O6，直接接在FF上。

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