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有所成就是人生唯一的真正的樂趣。

LUT的一個重要功能是邏輯函式發生器。本質上，邏輯函式發生器儲存的是真值表（Truth Table）的內容，而真值表則是通過布林表示式獲得。在vivado中，開啟網表文件，選擇相應的LUT，在property視窗中可以看到真值表。

從邏輯電路角度看，LUT是構成組合邏輯電路的重要單元，正因為如此，也成為了時序電路中，影響邏輯級數的重要因素。瞭解常規電路的邏輯級數對於設計初期時序評估是很有必要的。

以加法器為例：相應的RTL程式碼如下（因為verilog不支援二維輸入輸出，採用systemverilog語法）

module adder # ( 
                      parameter W = 16  // Width of the Adders
                    )
                    (
                     // Clock 
                     input clk,
                     // First input
                     input logic signed [W-1:0] a,
                     // Second input
                     input logic signed [W-1:0] b,
                     // Output
                     output logic signed [W-1:0] out
                    );
logic signed [W-1:0] a_r;     
logic signed [W-1:0] b_r;

always @ (posedge clk)
begin
  a_r <= a;
  b_r <= b;
  out <= a_r + b_r;
end
endmodule
 

邏輯級數如下所示：

可以看出邏輯級數3（LUT+carry+carry）。同理得到，對於32bit為6，48bit邏輯級數為8。【其實邏輯級數有點高了，對於跑300M+有點困難，後面的文章會有解決方案】。

1個LUT6可以實現4選1的資料選擇器（MUX），同時LUT6可以與SLICE中的F7MUX、F8MUX、F9MUX等一起構成更大MUX。對於8選1的MUX，其邏輯級數為2（1個LUT+1個F7MUX）。

對於16選1的MUX，其邏輯級數為3（1個LUT+1個F7MUX+1個F8MUX）；

而32選1的MUX可在一個SLICE（針對UltraScale和UltraScale Plus晶片）中實現，消耗8個LUT6，4個F7MUX，2個F8MUX和1個F9MUX，因此，邏輯級數為4（1個LUT+1個F7MUX+1個F8MUX+1個F9MUX）。

module mux
 
 (
     // Clock 
       input logic clk,
        // First input
       input logic i0,i1,i2,i3,i4,i5,i6,i7,
       // Second input
       input logic [2:0] sel,
       // Output
       output logic signed q
);

[email protected](posedge clk) begin
   case(sel)
      3'd0: q <= i0;
      3'd1: q <= i1;
      3'd2: q <= i2;
      3'd3: q <= i3;
      3'd4: q <= i4;
      3'd5: q <= i5;
      3'd6: q <= i6;
      3'd7: q <= i7;
      default: q <= 'd0;
   endcase
end
endmodule

從上圖可以看出，8選1，2級邏輯級數（LUT + F7MUX）。同樣，16選1是3級，32選1是4級。

還有一種常見的運算：比較運算關係。

module comparator
 
 #(
   parameter DW = 4
   )
 (
     // Clock 
       input logic clk,
        // First input
       input logic signed [DW - 1 : 0]opa,
       // Second input
       input logic signed [DW - 1 : 0]opb,
       // Output
       output logic res
);
logic signed [DW - 1 : 0] opa_r = '0;
logic signed [DW - 1 : 0] opb_r = '0;
logic res_i;
assign res_i = (opa_r < opb_r);
[email protected](posedge clk) begin
   opa_r <= opa;
   opb_r <= opb;
   res <= res_i;
end
      

endmodule

report logic levels顯示為3級邏輯級數。

總結表格如下：

通過以上總結可以看出，一些平常的操作，加法/資料選擇/比較，邏輯級數都在5級左右。其實在高頻（250M以上），其時序問題就會出現了。

【參考】：

1. 高亞軍 《查詢表用於組合邏輯》

2. UG474 7Series_CLB.pdf