xilinx 7系列FPGA時鐘篇 (1)_時鐘結構簡介

說起xilinx的FPGA時鐘結構，7系列FPGA的時鐘結構和前面幾個系列的時鐘結構有了很大的區別，7系列的時鐘結構如圖1所示，理解了這張圖，咱們就對七系列的FPGA時鐘結構瞭如指掌，下面咱們就聊聊這張圖：

1，Clock Region：FPGA內部分成了很多個時鐘區域。

2，Horizontal Center：FPGA被Horizontal Center分成上下兩個部分，每個部分包含16個BUFG。

3，Clock Backbone：全域性時鐘線的主幹道，將FPGA分成了左右兩部分，所有的全域性時鐘佈線均要從此經過。

4，HROW：水平時鐘線，從水平方向貫穿每個時鐘區域的中心區域，將時鐘區域分成上下完全一致的兩部分。全域性時鐘線進入每個時鐘區域的邏輯資源時，必須經過水平時鐘線。

5，I/O Column：外部訊號/時鐘輸入管腳。

6，CMT Backbone：對於相鄰時鐘區域的時鐘佈線，可以不使用珍貴的全域性時鐘網路，而使用每個時鐘區域都包含的CMT Backbone通道。

7，CMT Column：每個時鐘區域都包含一個CMT，一個CMT由一個MMCM和一個PLL組成。

8，GT Column：內含高速序列收發器。

總結來說，FPGA實際上就是被分成很多個大小一樣時鐘區域，每個時鐘區域既可單獨工作又可通過全域性時鐘Clock BackBone統一工作，同時水平相鄰的時鐘區域又可通過HROW來統一工作，上下相鄰的時鐘區域又可通過CMT Backbone統一工作。

本篇從全域性上介紹了七系列FPGA時鐘結構，下篇將就每一個時鐘區域具體聊一聊內部時鐘結構以及其工作原理。